Multi-bit trench capacitor having first (355) and second (356) storage nodes provided in the lower region (352) thereof is described. The storage nodes are separated by a dielectric layer (331) that separates the sensing voltage into upper and lower ranges corresponding to data stored in the first and second storage nodes. 
본 발명은 하부 영역(352)에 제공된 제 1(355) 및 제 2(356) 저장 노드를 구비한 멀티-비트 트렌치 캐패시터에 관한 것이다. 상기 저장 노드는 제 1 및 제 2 저장 노드에 저장된 데이터에 상응하는 상부 및 하부 범위로 감지 전압을 분리하는 유전층(331)에 의해 분리된다.