A device (10) includes a selection circuit (200) that is configured to generate a bias level (202). The device (10) also includes a combinational circuit (80) coupled to the selection circuit. The combinational circuit (80) is configured to generate a distortion correction factor used offset inter-symbol interference from a data stream on a distorted bit based on the bias level (202) to generate a correction signal. The device (10) additionally includes a latching element (94) coupled to the combinational circuit (80) and configured to receive the first correction signal.
디바이스(10)는 바이어스 레벨(202)을 생성하도록 구성된 선택 회로(200)를 포함한다. 또한 디바이스(10)는 선택 회로에 연결되는 조합 회로(80)를 포함한다. 조합 회로(80)는 정정 신호를 생성하기 위해 바이어스 레벨(202)에 기초하여 왜곡된 비트 상의 데이터 스트림으로부터의 심볼간 간섭을 오프셋하기 위해 사용되는 왜곡 정정 계수를 생성하도록 구성된다. 추가적으로 디바이스(10)는 조합 회로(80)에 연결되고 제1 정정 신호를 수신하도록 구성된 래칭 요소(94)를 포함한다.