This disclosure describes a scaler architecture for image and/or video processing. One aspect relates to an apparatus comprising an image processing unit, a memory, and a coder. The memory is configured to store processed image data from the image processing unit. The coder is configured to retrieve the stored, processed image data from the memory. The coder comprises a scaler configured to upscale the retrieved image data from the memory. The coder is configured to encode the scaled image data.
본 발명은 이미지 및/또는 비디오 프로세싱을 위한 스케일러 구조에 관한 것이다. 일 특징은 이미지 프로세싱 유닛, 메모리, 및 스케일러를 포함하는 장치에 관한 것이다. 메모리는 이미지 프로세싱 유닛으로부터 프로세싱된 이미지 데이터를 저장하도록 구성된다. 코더는 저장되어 있는 프로세싱된 이미지 데이터를 메모리로부터 검색하도록 구성된다. 코더는 메모리로부터 검색된 이미지 데이터를 업스케일링하도록 구성된 스케일러를 포함한다. 코더는 스케일링된 이미지 데이터를 인코딩하도록 구성된다. 