Techniques described herein generally include methods and systems related to dynamic cache-sizing used to reduce the energy consumption of a DRAM cache in a chip multiprocessor. Dynamic cache sizing may be performed by adjusting the refresh interval of a DRAM cache or by combining way power-gating of the DRAM cache with adjusting the refresh interval.
칩 멀티프로세서에서 DRAM 캐시의 에너지 소비를 감소하는 데 사용되는 동적 캐시 사이징(dynamic cache-sizing)에 관련된 시스템 및 방법을 포함하는 기술이 여기에서 일반적으로 설명된다. 동적 캐시 사이징은 DRAM 캐시의 리프레시 간격(refresh interval)을 조정하거나, DRAM 캐시의 웨이 파워 게이팅(way power-gating)과 리프레시 간격 조정을 조합함으로써 수행될 수 있다.