A pixel cell in which a capacitance is coupled between a storage node and a row select transistor. The pixel cell utilizes a readout timing sequence between operation of a reset transistor to boost a reset voltage.
화소 셀에서 커패시턴스는 저장 노드와 행 셀렉트 트랜지스터 사이에 결합된다. 상기 화소 셀은 리셋 전압을 부스팅하기 위해 리셋 트랜지스터의 동작 사이의 타이밍 시퀀스 판독을 이용한다.