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今日の自動試験装置市場（ATE）
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ピンエレクトロニクス（PE）の典型的な集積回路（IC）ソリューションは、複数の異なるプロセステクノロジで複数の半導体企業によって提供されています。長年にわたり、単一の被試験デバイス（DUT）のすべての機能をサポートする典型的なチップセットには、バイポーラ、相補バイポーラ、BiCMOS、SiGe BICMOS、CMOS、HV CMOS、GaAs、およびフィールドプログラマブルゲートが含まれていました。アレイ（FPGA）。異なるATE機能に使用されるこれらの各テクノロジーは、個別にパッケージ化されています。これにより、ATEのソリューションは、かなりのボードスペース、かなりの電力消費とコストを占有し、チャネルの熱設計のために関連する熱除去に対処することが困難になりました。これにより、チャネルのボードサイズに制限が生じ、並行してテストできるデバイスの数が制限され、$ /デバイスのテスト時間が影響を受けます。これもコストと電力の問題でした。新しい高度なCMOSテクノロジーは、ATEのパラダイムシフトを提供します。 CMOSは、高レベルの統合、単一のダイ上の多数のチャネル、および低消費電力と低コストを実現できます。 CMOSに統合する機能により、複数のデバイスを並行してテストできるため、DUTあたりのテスト時間とテストコストが削減されます。この傾向は、この新しいタイプのATEを可能にするCMOSの新しい独自のプロセス機能によって開始されました。チャンネルサイズの縮小、コストと電力の削減、および並行してテストされた複数のDUTは、これまでCMOSプロセステクノロジの進化を活用していなかった概念です。現在、PXI計測器カードには64個の高速デジタルチャンネルを、標準的な計測器カードには192+チャンネルを搭載できます。このレベルのチャネル密度により、32、64、または数百ものDUTを並行してテストできます。
シリコンバイポーラ技術は、歴史的にATEピンエレクトロニクス集積回路に使用されてきました。これは、ピンに大きな電圧スイングが必要であり、古いバイポーラテクノロジのバイポーラトランジスタのブレークダウン電圧がこれらの要件をサポートできるという事実の結果です。近年、PEではシリコンゲルマニウム（SiGe）BiCMOS技術も検討されています。 SiGeテクノロジーには、ブレークダウン電圧とデバイスFTの間のトレードオフを可能にする複数のバイポーラデバイスタイプがあります。さらに、SiGeバイポーラデバイスのエミッタ機能サイズにより、複数のPEチャネルを同じダイに統合できるだけでなく、ピンエレクトロニクスの制御用のCMOSサポート回路も使用できます。これは、チャネル長が0.35 mmから0.18 mmまでのSiGe BiCMOSテクノロジのCMOSデバイスを活用できる結果です。
ミステリー：SOC 8進500 MHz統合ピンエレクトロニクス
現在、バイポーラは、ボードレベルの製品をサポートするピンエレクトロニクス、自動車などの市場ではまだ考慮されていますが、現在および将来のSOCのテストでは、高度なATEを使用する多数の新規および新興の大量市場で、チャネルごと（$ /チャネル）がこれらの新しいテストプラットフォームの問題になっているため、CMOSは多くの理由でバイポーラの競争相手になっています。 ATEエレクトロニクスの現在および将来の推進力は、ATEのチャネルあたりの物理的なボードサイズと同様に、チャネルあたりの$ /チャネルを削減することであり、これはバイポーラまたはSiGe BiCMOSでは難しい提案です。アナログ混合信号CMOSテクノロジーノードは、関連するブレークダウン電圧とともに引き続き下降しますが、これらのテクノロジーに、高ブレークダウン電圧（HV）のアナログ混合信号CMOSデバイスを可能にする可変ドレインデバイスなど、いくつかの特殊デバイスの追加、アナログ混合信号CMOSにピンエレクトロニクスを含める可能性を許可します。現在のHVデバイスは30V以上のブレークダウンをサポートしており、これは50V以上に進化します。現在のPE CMOSソリューションは180 nmから65 nmに移行しており、この技術ノードの削減に伴い、HVデバイスの機能が向上しています。
ATEサポートエレクトロニクスはそれ自体がSOCになりつつあり、タイミング生成などの特殊プロセスで個別のパッケージデバイスとして使用されていた多くの機能が統合され、高レベルの統合でCMOSプロセスに含まれるようになりました。アナログおよびデジタルATE機能を単一のSOCに統合する機能は、ATEのサイズとコストを削減する機会を提供します。さらに、すべての信号処理とデジタルキャリブレーションをオンチップで含めることができるため、デバイスの展開が容易になります。現在FPGAにタイミングジェネレーター（TG）を実装しているATEのお客様は、この機能をPEを含むカスタムSOCに含めることができます。この統合の機会により、PEと同じSOC上に顧客固有のTG IPを持つことができます。 TGは、現在のFPGAソリューションよりも高解像度、低ジッターであり、お客様にとってより高いプログラマビリティと柔軟性を備えています。 CMOSノードのスケーリングを利用して、これにより、チャネルあたりのドル、電力、およびボード上のフットプリントが小さくなります。
ATEのボードサイズの縮小に向けたこの推進は、HV CMOSデバイスを使用して、ボード上の従来のディスクリートデバイスであった機能を置き換えることを考慮することによっても可能になります。また、これらのCMOS HVデバイスには複数のゲートがあり、既知の設計手法を利用して大きな電圧スイングをサポートできます。また、HVデバイスは、PEおよびTGと同じSOC上のパラメトリック測定ユニット（PMU）やデバイス電源（DPS）などのATE機能の統合を可能にし、単一のダイで多くのチャネルをサポートします。したがって、アナログミックスドシグナルCMOSテクノロジーは、これまでディスクリート表面実装（SMT）デバイスであった複数のデバイスタイプと、異なるプロセステクノロジーの個別のパッケージデバイスの統合により、チャネルサイズとコストの削減に向かっています。 HV CMOSデバイスの周波数性能が向上し続けるにつれて、CMOSが、従来バイポーラであったATEの機能のバイポーラおよびSiGe技術に匹敵し、置き換える機会が増えるでしょう。現在、HV CMOSは200〜400 MBpsを超えるピンエレクトロニクスをサポートできます。これはアナログ混合信号CMOSプロセスの進化により2〜4 GBpsに進化し、PEチャネルの数は8を超えます。チャネルあたりのボードサイズは重要な考慮事項です。 HV CMOSとより小さなジオメトリのCMOSデバイスを活用して統合できるすべての機能は、このテクノロジーを活用して実行できます。これにより、理想的には、大きな値のコンデンサとCMOS SOCを備えたボードが得られ、これにより、ボードのサイズが可能な限り物理的な限界まで縮小されます。
チャネル密度の改善に関しては、アナログ混合信号CMOSによりチャネル密度がチップあたり2チャネルから最も一般的にチップあたり8チャネルに増加し、チャネルあたりの電力消費は同等のバイポーラ製品よりも2倍から4倍減少しました。 CMOSテクノロジノードの削減により、パッケージの小型化、消費電力の削減、統合レベルの向上、およびコストの削減が可能になります。これらの要因はすべて、CMOSが提供する$ /チャネルの削減に寄与し、バイポーラは競合できなくなります。さらに、現在のCMOS設計をより低いノードに移植して、開発コストと生産コストを削減できます。高度なアナログミックスドシグナルCMOSを利用して、ATEユーザー向けのSOCソリューションを開発し、最終的なATE製品のチャネル費用を削減できます。 ATEの将来は、CMOSテクノロジーのノードが縮小し続けるにつれて、ピン数と速度が向上したSOCをテストすることです。これらの課題に対処するには、ペースを維持するATEチップソリューションが必要です。 PEおよびサポートするATE機能が縮小するのは当然のことであり、維持することは当然のことです。この傾向を実現し、この経路をたどって独自のATEソリューションを提供する機会があります。これにより、低消費電力で高速ATEソリューションを提供し、チャネル/チャネルとそれに伴うボードスペースを削減できます。この実現に基づいて独自のATE SOCソリューションを会社に提供し、ATE市場の差別化要因となるソリューションを提供できます。
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