Проектирование топологии сбоеустойчивых ячеек статической памяти высокой плотности
Для защиты космической электроники от воздействия тяжелых заряженных частиц применяется ряд архитектурных и схемотехнических мер, в частности, это резервирование и использование сбоеустойчивых схем. В интегральных схемах, выполненных по технологии порядка 65 нм, одна частица может сбить несколько копий резервированного сигнала или затронуть несколько чувствительных узлов ячейки DICE. В данной статье представлены рекомендации по разработке топологии интегральных схем, которые позволят минимизировать кратность множественных сбоев при поддержании высокой плотности устройств, тем самым усилив эффективность архитектурных мер защиты.