`timescale 1ns / 1ps

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// Company: 
// Engineer:
//
// Create Date:   16:50:49 09/24/2013
// Design Name:   Contador
// Module Name:   C:/Users/Fabian/Documents/GitHub/taller-diseno-digital/Lab3/laboratorio3/test_contador.v
// Project Name:  laboratorio3
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: Contador
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module test_contador;

	// Inputs
	reg enable_cuenta;
	reg reset;

	// Outputs
	wire [3:0] mem_address;

	// Instantiate the Unit Under Test (UUT)
	Contador uut (
		.enable_cuenta(enable_cuenta), 
		.reset(reset), 
		.mem_address(mem_address)
	);

	initial begin
		// Initialize Inputs
		enable_cuenta = 0;
		reset = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		
		enable_cuenta = 1;
		#10;
		enable_cuenta = 0;
		#10;
		

	end
      
endmodule

