`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   09:16:45 08/23/2013
// Design Name:   modulo_uno
// Module Name:   C:/Users/Fabian/Documents/Taller Diseno/Xilinx/Lab1/maquina_mealy/text_figure_uno.v
// Project Name:  maquina_mealy
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: modulo_uno
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module text_figure_uno;

	// Inputs
	reg clk;
	reg rst;
	reg L;

	// Outputs
	wire P;

	// Instantiate the Unit Under Test (UUT)
	modulo_uno uut (
		.clk(clk), 
		.rst(rst), 
		.L(L), 
		.P(P)
	);

	initial begin
		// Initialize Inputs
		clk = 0;
		rst = 0;
		L = 0;

		// Wait 100 ns for global reset to finish
		#100;
        
		// Add stimulus here
		
		clk = 1;
		#50

	end
      
endmodule

