// -------------------------------------------------------------
//
// Generated Architecture Declaration for rtl of inst_eac_e
//
// Generated
//  by:  wig
//  on:  Mon Apr 10 13:27:22 2006
//  cmd: /cygdrive/h/work/eclipse/MIX/mix_0.pl -nodelta ../../bitsplice.xls
//
// !!! Do not edit this file! Autogenerated by MIX !!!
// $Author: wig $
// $Id: inst_eac_e.v,v 1.1 2006/04/10 15:42:08 wig Exp $
// $Date: 2006/04/10 15:42:08 $
// $Log: inst_eac_e.v,v $
// Revision 1.1  2006/04/10 15:42:08  wig
// Updated testcase (__TOP__)
//
//
// Based on Mix Verilog Architecture Template built into RCSfile: MixWriter.pm,v 
// Id: MixWriter.pm,v 1.79 2006/03/17 09:18:31 wig Exp 
//
// Generator: mix_0.pl Revision: 1.44 , wilfried.gaensheimer@micronas.com
// (C) 2003,2005 Micronas GmbH
//
// --------------------------------------------------------------


`timescale 1ns/10ps



//
//
// Start of Generated Module rtl of inst_eac_e
//

	// No user `defines in this module


module inst_eac_e
//
// Generated module inst_eac
//
		(
		);
// End of generated module header




	// Internal signals

		//
		// Generated Signal List
		//
		//
		// End of Generated Signal List
		//


	// %COMPILER_OPTS%

	// Generated Signal Assignments




	//
	// Generated Instances
	// wiring ...

	// Generated Instances and Port Mappings


endmodule
//
// End of Generated Module rtl of inst_eac_e
//

//
//!End of Module/s
// --------------------------------------------------------------
