// -------------------------------------------------------------
//
// Generated Architecture Declaration for rtl of inst_aa_e
//
// Generated
//  by:  wig
//  on:  Mon Jun 26 08:25:04 2006
//  cmd: /cygdrive/h/work/eclipse/MIX/mix_0.pl ../../generic.xls
//
// !!! Do not edit this file! Autogenerated by MIX !!!
// $Author: wig $
// $Id: inst_aa_e.v,v 1.3 2006/06/26 08:39:43 wig Exp $
// $Date: 2006/06/26 08:39:43 $
// $Log: inst_aa_e.v,v $
// Revision 1.3  2006/06/26 08:39:43  wig
// Update more testcases (up to generic)
//
//
// Based on Mix Verilog Architecture Template built into RCSfile: MixWriter.pm,v 
// Id: MixWriter.pm,v 1.90 2006/06/22 07:13:21 wig Exp 
//
// Generator: mix_0.pl Revision: 1.46 , wilfried.gaensheimer@micronas.com
// (C) 2003,2005 Micronas GmbH
//
// --------------------------------------------------------------


`timescale 1ns / 1ps



//
//
// Start of Generated Module rtl of inst_aa_e
//

// No `defines in this module


module inst_aa_e
//
// Generated Module inst_aa
//
	(
	);

	// Module parameters:
		parameter NO_DEFAULT; // = __W_NODEFAULT;
		parameter NO_NAME; // = __W_NODEFAULT;
		parameter PRE_GENERIC = 7;
		parameter WIDTH = 7;
// End of generated module header


	// Internal signals

	//
	// Generated Signal List
	//
	//
	// End of Generated Signal List
	//


	// %COMPILER_OPTS%

	//
	// Generated Signal Assignments
	//




	//
	// Generated Instances and Port Mappings
	//


endmodule
//
// End of Generated Module rtl of inst_aa_e
//

//
//!End of Module/s
// --------------------------------------------------------------
