Esto también reduce la complejidad de la CPU y loscostos ligeramente porque lee todos os tamaños de palabras en el mismoorden. Por ejemplo, el conjunto de instrucciones ISC-V sedecodifica omenzando en el byte on la dirección más baja de la instrucción. La espeificación deja abierta la posibilidad de sistemas big-endian o bi-endian no estándar. 

 Algunas CPU RISC (como IPS , PowerPC , DLX y RISC-Ide Brkeley) colocan 16 bits dedesplazamiento en las cargas y almacenes. stablecen los 16 bits superiores mediante una instrucción de "palabra superior de carga". sto permite que los valores de media palabra superior se configurenfáclmente, sin cambiar los bit. Sin embargo, la mayoría del uso de la instrución de media palabra uperior hace constantes de 32 bits, como direciones.
Esto también reduce la complejidad de la CPU y los costos ligeramente porque lee todos los tamaños de palabras en el mismo orden. Por ejemplo, el conjunto de instrucciones RISC-V se decodifica comenzando en el byte con la dirección más baja de la instrucción. La especificación deja abierta la posibilidad de sistemas big-endian o bi-endian no estándar. 

 Algunas CPU RISC (como MIPS , PowerPC , DLX y RISC-I de Berkeley) colocan 16 bits de desplazamiento en las cargas y almacenes. Establecen los 16 bits superiores mediante una instrucción de "palabra superior de carga". Esto permite que los valores de media palabra superior se configuren fácilmente, sin cambiar los bits. Sin embargo, la mayoría del uso de la instrucción de media palabra superior hace constantes de 32 bits, como direcciones.
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