会社のブログログイン登録スタック・オーバーフローはプログラマーとプログラミングに熱心な人のためのQ&Aサイトです。153件0現在ASCIIで記述したノードとノードとのつながりを図面に変換するアルゴリズムを探します。HDL/VHDLコードからきれいな理解しやすい回路図を生成したい。どんなアルゴリズムでこれを果たすことができますか。ノードの形は何でも構いません。主な目標は、コードから図面を作成します。yosysも回路図を生成できることが知っていますが、verdiのほうがきれいです。verdiに慣れましたので。(投稿順)この質問に回答するには、ログインする必要があります。アルゴリズムhdlのタグが付いた他の質問を参照する。質問のフィードこのRSSフィードを購読するには、このURLをコピーしてRSSリーダーに貼り付けてください。従って情報を開示できることに同意したことになります。選択した項目のみ受け入れる。