Microblazeチュートリアルを、Vivado2020.1で実行したときのメモです。チュートリアルの冒頭に「このガイドは古いので、こちらを参照してください」というリンクがありますが、リンク先は少し内容が異なります。事前に、Arty用のボードサポートファイルをVivadoに追加しておく必要があります。ボードサポートファイルを追加しないと、プロジェクト作成時にArtyが選択肢に表示されません。最近のArtyはFPGAをA7-35TとA7-100Tから選べるようで、ボードサポートファイルも2種類存在します。2015.4とVivado2020.1で特に違いはありません。久しぶりにVivadoを使ったので、使用するコンポーネントを間違えてIPカタログから探してしまいました。正しくは左側のBoardタブからコンポーネントを選択します。このチュートリアルでIPカタログを使うのはMicroBlazeだけです。Hardwareで以下を設定してXSAファイルを生成します。2015.4とVivado2020.1は、SDK部分が大きく異なります。SDKの代わりにVitisを使用します。IDEからVitisを起動し、Workspaceを指定してLaunchします。Project...でプロジェクトを作成します。hardware(XSA)タブを選択して、Browseボタンで生成済みのXSAファイルを指定します。Worldを指定してプロジェクトを作成します。FPGAからVivadoで生成したビットストリームをプログラムします。Termに表示していますが、Vitisだけでも出力を確認できます。Consoleを選択します。nameのNew...で表示されるウィンドウでシリアルポートの設定を行います。nameは適当に指定します。UARTの設定に合わせます。デフォルトのままであれば、9600です。ConnectionOKをクリックすると、シリアルポートに接続されます。worldが表示されます。VerilogとVHDLの記述比較ModelSimコマンドライン実行用シェルスクリプトのサンプル・データを使って、Verilog-HDLとVHDLの記述を比較しました。...というワーニングが出るMicroBlaze用のプロジェクトをVitis(2020.2)を実行しようとしたところ、まったく動かなくなりました。画面には次のような見慣れないポップアップウィンドウが表示されます。Designerを起動し、GenerateでHDLを生成しようとすると、次のようなエラーが発生しました。起動し...設計AXIの4KBルール違反OpenCoresに登録したwf3dをZedBoardとDE0-Nano-SoCに移植しました。IPパッケージを含むデザイン用のプロジェクトをVitisでコンパイルしようとすると次のようなエラーが表示されました。エラーは、Vitisプロジェクトでsystem_wrapperをコンパイルする時に発生しています。Cverはオープンソースのインタプリタ型Verilogシミュレータです。10年位利用していますが、CVerのシミュレーションで問題が起きた記憶はありません。Cverには次のような制約があるので注意が必要です。Sys...設計IcarusVerilogのPLI1.0で浮動小数点入力IcarusVerilogのPLI1.0サンプルです。浮動小数点の値をバイナリ値に変換するtaskをPLI1.0で定義し、テストベンチで使用するサンプルです。動作環境はCentOS7です。サンプルの内容は、以下のCver版と同じです。キットOpenCoresその他ダウンロードホーム検索トップサイドバータイトルとURLをコピーしました。