2015.08.14Vivadoでビルドインのロジックアナライザを使ってデバッグする場合の手順です。Vivadoのプロジェクトを準備するデバッグを行うデザインを含むVivadoのプロジェクトを用意します。HDLにマークをつけるデバッグを行う信号にマークを付けます。*)を追加しています。Design内の信号を観測する場合の手順はこちら。Synthesis”を実行します。Design”を実行します。Debug...を実行します。Debugウィンドウが現れます。Nextをクリックします。Debugその1HDLでmark_debugを追加した信号が表示されます。Domainがundefinedになります。固定信号などをmark_debugにするとundeginedになる場合があります。Domainで明示的にクロックを指定します。Debugその3ここではFCLK_CLK0をundefinedに指定しています。Debugその4undefinedが消えます。Nextをクリックします。Debugその5ロジックアナライザのオプションを指定します。サンプル数などを設定します。Nextをクリックします。Debugその6設定終了です。Finishをクリックします。Debugその7デバッグ用の追加データが自動的に生成されます。Bitstream”を実行します。この時、制約条件ファイルの.xdcには次のようなデバッグに関する情報が追加されます。target”をクリックします。Connectをクリックします。device”でbitstreamをダウンロードします。SDKでプログラムを実行してクロック供給を有効にします。device”を実行します。Deviceデバッグ画面が表示されます。Setupに設定します。Valueにはトリガ条件を指定します。トリガーのセットアップ波形ウィンドウを表示するために、まずは適当にトリガーをかけます。Waveformを実行します。信号が波形表示されます。デバッグまとめ追記まとめVivadoのロジックアナライザはmark_debugで指定した信号名がそのまま表示されるので便利です。ISEのChipscopeだと自分で信号名を付けていたので不便でした。IIのSignaTapIIと同じ感覚でデバッグできるようになりました。追記この記事で使用したVivadoのバージョンは2014.3だったのですが、新しいバージョンではロジックアナライザのユーザー・インターフェースが少し変わっているようです。2015.4は次のようなユーザー・インターフェースになっています。Probesで表示できるようです。Probesは不要かもしれません。Probe(s)ボタンから簡単に行えるようです。FPGAOSとVivadoの実行時間あるデザインのVivadoの実行時間を、オペレーティング・システムのみを変えて比較しました。KitをUSBシリアル・アダプタとして使うずいぶん前に、iCEstickという評価キットを入手しました。Lattice社製のiCE40というFPGAが搭載されている、USBポート直結で使える小型のFPGA評価キットです。VIP)をWindows10のコマンドプロンプトから実行したときのメモです。Metal:ベアメタル)を実行するまでの手順です。VにはB...FPGAZynq-7000のAXI3にAXI4を接続するZynq-7000は3種類のAXI(AXI_GP,AXI_HP,AXI_ACP)をサポートしていますが、いずれもAXIのバージョンはAXI3です。AXI4とAXI3にはいくつかの違いがありますが、大きな違いの1つが最大バースト長です。AXI...FPGADE0-Nano-SoC用ベアメタルアプリのコンパイルベアメタルアプリのコンパイル環境を構築する手順のメモです。コンパイル環境は、既存のサンプルをベースに作成しました。参考にしたサンプルはこちらのものです。IPコア(wf3d)には、ZedBoard用のVivado実行サンプル環境が含まれています。このサンプル環境は、Tclスクリプトを使ってbitstreamを生成しているのですが、Viv...FPGADE0-Nano-SoCデモのコンパイルエラーDE0-Nano-SoCには、Cortex-A9用プログラムのサンプルプロジェクトがいくつか付属しています。これらのサンプルをコンパイルしようとすると、エラーが発生しました。その時の修正方法のメモです。キットOpenCoresその他ダウンロードホーム検索トップサイドバータイトルとURLをコピーしました。