[0001]【産業上の利用分野】この発明はテストモード回路を備えた半導体記憶装置に関するものである。近年の半導体記憶装置は益々大容量化が進んでいる。このような半導体記憶装置では多数の記憶セルが正常に動作するか否かを試験するための試験時間も増大する傾向にあるが、試験時間が増大すると試験コストが増大するため、試験時間を短縮することが要請されている。[0002]【従来の技術】テストモード回路を備えた半導体記憶装置の従来例におけるデータ出力部の構成を図6に従って説明する。FIG.【0003】n個のデータラッチ回路L1〜Lnには選択された記憶セルから読み出されるnビットの読出しデータD1バー〜Dnバーが1ビットずつ入力される。DL1~DLnを出力する。Ln.【0004】前記ラッチデータDL1〜DLnはデータ圧縮回路1及びデータデコード回路2に入力される。DL1~DLnを例えば8ビットを1ビットに圧縮して出力信号φDCを出力する。.phi.DC1.【0005】すなわち、ラッチデータDL1〜DLnの所定の8ビットのデータが同一値であればHレベル、同一でなければLレベルの出力信号φDCをデータ切換回路3に出力する。3.【0006】前記データデコード回路2は入力された前記ラッチデータDL1〜DLnの中からコラムアドレス信号ADに基づいて特定のコラムのラッチデータを選択して、出力信号φDDとしてデータ切換回路3に出力する。データ切換回路3に入力されると、同データ切換回路3は前記データ圧縮回路1の出力信号φDCを出力信号φDATAとして出力回路4に出力する。Lレベルとなると、同データ切換回路3は前記データデコード回路1の出力信号φDDを出力信号φDATAとして出力回路4に出力する。t.【0010】このように構成されたデータ出力部の動作を図7に従って説明する。Lレベルとなり、制御信号RASバーの立ち下がりに基づいて読出し動作が開始される。立ち上がり、出力回路4が活性化される。L1〜Lnから出力信号DL1〜DLnが出力される。L1~Lnの出力信号DL1〜DLnの中から特定のデータを出力信号φDDとして出力する。Hレベルとなり、制御信号RASバーの立ち下がりに基づいて読出し動作が開始される。立ち上がり、出力回路4が活性化される。L1〜Lnから出力信号DL1〜DLnが出力される。8ビットを1ビットに圧縮して出力する。データ圧縮回路1は8ビットの入力データが一致すればHレベルの出力信号φDCを出力し、一致しない場合にはLレベルの出力信号φDCを出力する。[0018]【発明が解決しようとする課題】上記のような半導体記憶装置のデータ出力部の構成では、テストモード時において各記憶セルの動作テストと、データの読出し動作に要するアクセス時間の測定とを同時に行うことはできない。possible.【0019】すなわち、各記憶セルの動作テストを行う場合には、あらかじめ全記憶セルに同一データを書き込み、その状態で各記憶セルのセル情報を読み出し、出力回路4から出力する。4.【0020】このとき、各記憶セルが正常に動作していれば、各データラッチ回路L1〜Lnから出力される出力信号DL1〜DLnは常に同一値となり、その出力信号DL1〜DLnに基づいてデータ圧縮回路1から出力される出力信号φDCは常にHレベルとなる。その時点で各データラッチ回路L1〜Lnにラッチされている旧データに基づいてHレベルとなる。制御信号RASバーに基づいて読み出された新データに基づいてHレベルに維持される。出力されるまでの読出し動作に要するアクセス時間を測定することはできない。measured.【0023】そこで、前記アクセス時間を測定するためには、前記記憶セルの動作テストとは別に、アクセス時間の測定試験を行っている。その方法は、データ圧縮テストモードを使用せずに、1ビット毎にデータの読み出し動作を行うものである。この場合、前述のように、旧データと新データとが一致して、正確なアクセス時間の測定ができない可能性があるので、アクセス時間を測定したいセルのデータと異なるデータを、あらかじめ読みだしておく必要がある。place.【0024】この従来例の場合、そのアクセス時間の測定は記憶セルの動作試験とは別に行わなければならない。データ圧縮テストモードを使えないため、それぞれの記憶セルにアクセスする必要があり、かつ前述のようにあらかじめ異なるデータをを読み出しておく必要がある。above.【0025】従って、動作試験に要する時間が増大して試験コストが増大するという問題点がある。この発明の目的は、半導体記憶装置のアクセス時間を測定する動作試験を、各記憶セルの動作試験と同時に行って、動作試験に要する時間を短縮することにある。[0026]【課題を解決するための手段】図1は本発明の原理説明図である。して出力する出力回路4とからテストモード回路が構成される。barLnの出力信号DL1〜DLnを異なるデータに設定するプリセット回路8が備えられる。基づいてオンされて前記データラッチ回路L1〜Lnの出力端子をHレベルとLレベルとするスイッチ回路Tr1,Tr2とから構成される。DL1〜DLnは異なるデータにプリセットされる。Lレベルにリセットされる。2〜図5に従って説明する。前記従来例と同一構成部分は同一符号を付して説明する。numerals.【0032】図2は半導体記憶装置のデータ出力部の構成を示す。データラッチ回路L1〜Lnにはnビットの読出しデータD1バー〜Dnバーが1ビットずつ入力される。DL1〜DLnを出力する。~DLn.【0033】前記出力信号DL1〜DLnはデータ圧縮回路1及びデータデコード回路2に入力される。前記データ圧縮回路1は前記出力信号DL1〜DLnを例えば8ビットを1ビットに圧縮して出力信号φDCを出力する。bit.【0034】前記データデコード回路2は入力された前記出力信号DL1〜DLnの中からコラムアドレス信号ADに基づいて特定のコラムの出力信号を選択して、出力信号φDDとしてデータ切換回路3に出力する。データ切換回路3に入力されると、同データ切換回路3は前記データ圧縮回路1の出力信号φDCを出力信号φDATAとして出力回路4に出力する。Lレベルとなると、同データ切換回路3は前記データデコード回路1の出力信号φDDを出力信号φDATAとして出力回路4に出力する。プリセット信号生成回路5にも入力される。Tr2を出力するようになっている。output.【0039】前記プリセット信号生成回路5及び各データラッチ回路L1〜Lnの構成を図3に従って説明する。前記プリセット信号生成回路5は制御信号RASバーがインバータ回路6aに入力される。インバータ回路6aの出力信号はNAND回路7に直接入力されるとともに、奇数段のインバータ回路6bを介してNAND回路7に入力される。Lレベルとなると、制御信号RASバーに関わらず、NAND回路7の出力信号はHレベルとなる。6bの動作遅延時間後にHレベルに復帰する。して前記トランジスタTr1,Tr2のゲートに出力される。前記各データラッチ回路L1〜Lnはそれぞれ二つのインバータ回路で構成される。circuits.【0043】そして、前記データラッチ回路L1の出力端子は前記トランジスタTr1を介してグランドGNDに接続され、前記データラッチ回路L2の入力端子は前記トランジスタTr2を介してグランドGNDに接続されている。Lレベルとなり、データラッチ回路L2の出力信号は読出しデータD2バーに関わらずHレベルとなる。bar.【0045】前記データ圧縮回路1を8ビット構成で実現した一例を図4に示す。NAND回路と8個のインバータ回路に入力される。L2の出力信号DL1,DL2を相補信号に設定するプリセット回路が構成される。constructed.【0047】そして、データラッチ回路L1〜L8の出力信号DL1〜DL8が同一データとなると、このデータ圧縮回路1の出力信号φDCがHレベルとなる。DL1~DL8が同一データとならない場合には、出力信号φDCはLレベルとなる。level.【0048】次に、上記のように構成されたデータ出力部の作用を図5に従って説明する。データプリセット回路5のNAND回路7に入力される。NAND回路7はインバータ回路6a,6bの出力信号を待つ状態となる。.phi.P.【0050】すると、前記トランジスタTr1,Tr2はオンされ、データラッチ回路L1の出力信号DL1はそれまでのラッチデータに関わらずLレベルとなる。Also,データラッチ回路L2の出力信号DL2はそれまでのラッチデータに関わらずHレベルとなる。then.【0051】この結果、データラッチ回路L1〜Lnの出力信号DL1〜DLnは、それまでのラッチデータに関わらず、同一ではなくなる。出力信号φDCはLレベルとなる。データ圧縮回路1のLレベルの出力信号φDCに基づいて、まずLレベルとなる。level.【0053】次いで、前記制御信号RASバーの立ち下がりに基づいて行われる読出し動作により、選択された記憶セルからあらかじめ書き込まれている同一データが読出しデータD1バー〜Dnバーとして読み出される。bar.【0054】すると、データラッチ回路L1〜Lnの出力信号DL1〜DLnは同一データとなり、データ圧縮回路1の出力信号φDCはHレベルとなる。その入力信号φDATAに基づいて立ち上がる。FaiDATA.【0055】従って、制御信号RASバーが立ち下がってから出力回路4の出力信号Doutが所定レベルまで立ち上がるまでの時間を測定すれば、セル情報の読出し動作に要するアクセス時間を測定することが可能となる。従って、前記トランジスタTr1,Tr2はオフ状態に維持され、通常モード時にはデータラッチ回路L1,L2は他のデータラッチ回路L3〜Lnと同様に動作する。Lレベルにリセットされる。Hレベルに立ち上がる。Hレベルに立ち上がると、選択された複数ビットの記憶セルが正常に動作していることを確認することができると同時に、セル情報の読出し動作に要するアクセス時間を測定することができる。.【0059】従って、記憶セルの動作試験とアクセス時間の測定に要する時間を短縮して、試験コストを低減することができる。この実施例は前記従来例に対しプリセット信号生成回路5とトランジスタTr1,Tr2を追加するだけの極めて簡単な構成で実現することができる。art.【0060】なお、プリセット信号生成回路5は制御信号RASバーで制御しているが、内部回路あるいは外部回路から入力されるその他の制御信号で制御するようにしてもよい。[0061]【発明の効果】以上詳述したように、この発明は半導体記憶装置のアクセス時間を測定する動作試験を、各記憶セルの動作試験と同時に行って、動作試験に要する時間を短縮することができる優れた効果を発揮する。DRAWINGS【図1】本発明の原理説明図である。invention.【図2】本発明の一実施例を示すブロック図である。invention.【図3】一実施例のデータラッチ回路及びプリセット回路を示す回路図である。embodiment.【図4】データ圧縮回路を示す回路図である。circuit.【図5】一実施例の動作を示す波形図である。embodiment.【図6】従来例を示すブロック図である。example.【図7】従来例の動作を示す波形図である。throughLn)の出力信号(DL1〜DLn)を異なるデータに設定するプリセット回路(8)を備えたことを特徴とする半導体記憶装置。Ln)レベルとするスイッチ回路(Tr1,Tr2)とから構成したことを特徴とする請求項1記載の半導体記憶装置。