FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMのDQS信号でデータをサンプルする方法2”でスライスの位置を変えると配線がかなり変わってしまうということを書いた。Routeにお任せした。SDRAMコントローラの遅延素子の配線などは配線も固定しておかないと遅延が変わってしまうので心配である。Editorで配線も固定する方法を探ってみた。Editorを起動する。Nets"を選択する。ネットが下に出てくるので固定したいネットを選択する。この場合はSRL16Eへのクロック入力のdqs_delay3を選択する。ファンクションキーF11を押すとArray1ペインに選択したネットがハイライトされる。Constraintsダイアログが開く。目的のネットを検索して選択する。Constraintを選択する。これで一番下のApplyボタンを押すとUCFファイルにルーティング情報が追加される。"dqs_delay_3"ROUTE="{3;1;2vp7ff896;ef0d7cef!-1;-62768;60008;S!0;1489;-1656!0;-4616;""1117!0;-1703;-3480!1;-3156;-5496!1;-6105;-603!2;1160;-1717;L!3;-2929;""-2391!4;-2949;1269!5;1160;-1717;L!5;1160;-1373;L!7;1336;-1041;L!7;1336;""-697;L!8;1160;-1717;L!8;1160;-1373;L!}";これでルートは固定されたはずである。Constraintを選択してコンポーネントも指定すると良いだろう。Routing制約は相対指定だそうなので位置相対でルーティングを指定できるそうだ。今まで絶対位置指定だと思っていた。それを検証するためにコンポーネントの絶対位置指定を消去した。"SLICE_X0Y74";これをMAXDELAY制約だけにする。ns;これでインプリメントしたところ最大遅延が0.955nsで制約は満たされなかった。xc2vp7-6ff896だ。SDRAMのDQS信号でデータをサンプルする方法2”を見てほしい。新しいdqs_delay_3ネットのルーティングは下のとおり。最大遅延時間は0.955nsだった。コンポーネントまで近い位置に固定したものは最大遅延が0.655nsだったので、これよりも性能が悪い。一応これを相対位置マクロにしようとしたが出来なかった。絶対位置だったら出来るのだが。原因がわからないのでdqs_delay_2でやってみることにした。これでRLOCを使った絶対位置指定をしてみる。Constraintsダイアログが開く。目的のネットを検索して選択する。Styleにチェックを入れる。ApplyボタンをクリックするとRLOC_ORIGIN=X3Y148;に指定した相対位置で制約が書かれる。BEL="F";そのUCFでもう一度インプリメントしたらそのほかの配置は変わっていたがdqs_delay_2だけは変わっていなかった。ここでRLOC_ORIGIN=X3Y148;をRLOC_ORIGIN=X3Y146;位にして縦にずらしてみようと思う。すると下に2スライスずれた。遅延時間は以前は0.588nsで縦にずらした後は0.592nsだった。Routing制約は相対指定だということがわかった。便利に使えそうである。URLhttps://marsee101.blog.fc2.com/tb.php/284-a6fa332aこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。