HF2■ご報告■SBH2ボードの初期ロットにNCO周波数設定で5MHz以上の周波数が正常に出力されないバグが確認されました。この症状が確認された方は基板をお預りして修正版FPGAを書込致します。HF2(写真上:以下SBH2)へ改版しました。各種計測機器や短波帯以下の受信機として組み込み対応の引き合いが多かったため、SBH2ではそれら要求に応じた性能や機能の向上を実施しています。RF初段のローノイズアンプに0〜80dB可変の電圧制御可変ゲインアンプ(VGA)を採用し、A/Dコンバータは10bit(2ch)から14bit(1ch)に変更しています。この改良によって入力レベル範囲が最大0dBm付近から最小-150dBm以下まで対応、ダイナミックレンジは帯域によりますが70dB以上を確保しています。このボードはFPGAだけで信号処理装置として成立しますが、その内部回路構成はソフトウェアから瞬時に変更できる特徴を持つ、従来とは異なる発想のSDRボードです。Windowsアプリケーション従来のSBH1と同じくSBH2もWindows専用アプリケーションでFPGA内部回路の設定が可能です。電子ブロックのように信号処理回路ブロックを自在に組み合わせて、直ちに動作させることが可能です。コンパイルもコンフィグも不要ですが、これはシミュレーションではありません。リアルタイムに動作する実際のSDR回路です。ブロック図SBH1のA/Dは2chの64MHzで動作できましたが、SBH2では1chで32MHzとなっております。これは同じコストでA/Dの分解能を10bitから14bitに改善するためと、この周波数付近での組み込み用途に16MHz以上の要求があまり無かったためです。EEPROMはSDRブロックのアプリケーションでは現時点では対応していません。回路例「AMラジオ」SBH2によるAMラジオの構成例です。SBH1とは異なる点がいくつかあります。No14」のみ有効です。No15」には機能がありませんので、ご注意ください。「PWM」は音声出力も従来どおり可能ですがVGAのゲイン制御電圧も併用しています。そのためVGAを使用しつつ音声などアナログ出力が必要な場合は「D/A」を使用してください。SDRブロックのアプリケーション上では高速A/Dの14bitをそのまま利用できません。12bitのA/DとしてSDR回路ブロックに接続されます。これはSDRブロックの構造上の制限からマトリックス状の内部信号バスが全て12bitで統一されているためで、一部だけ14bitにしても意味がないためです。動作確認が取れたらVHDLコードを改造して最適化設計を実施することをお勧めします。CICフィルタの出力は分解能が12bitではなく、更に高い分解能になっているため、それに応じたビット幅のバスに変更します。A/Dは最大で50Mspsまで、D/Aも100Msps以上まで対応できるため、その速度まで最適化することは可能です。それらを実施するためにはSBH2のVHDLソースコードが必要ですが、ボード購入者で希望する方にはNCOなど一分機能を除いたSBH2のソースコードを無償で提供致します。希望する方は弊社へメールで連絡を頂ければ、購入者履歴を確認でき次第ダウンロード方法をお知らせ致します。CICフィルタはSBH1では4段のCICフィルタだけでしたが、SBH2ではCICの後段に31タップのカットオフ固定FIRフィルタが付いています。これによりイメージ性能や通過帯域の平坦度を改善していますが、今後の改良でフィルタ係数をPCからアップデートできるようにする予定です。A/Dコンバータの14bit化に伴いクロックレートを下げたため、全体の最大設定可能クロックを32MHzとしています。ASMアプリケーション上では64MHzまたは128MHzのクロックを選択可能ですが、32MHz以上のクロックを設定しても全て32MHzとなります。このサンプル回路は以下でダウンロードできます。これで受信する音声を聞くとAM放送とは思えないフラットなf特の音質に驚くと思います。SBH2専用サンプル回路AM_Radio_cir.txtSBH2のFPGAが2020/01/22版以降のAMラジオサンプルは以下の通りになります。変更点はMIXの入力で中央の1ピンが無効になっております。上記回路ブロック20個は全てFPGA内部に組み込まれています。