IT系メモスマートフォン用の表示で見るIT系メモ興味のあったことや、勉強したことなどをメモしていきます。この広告は、90日以上更新していないブログに表示しています。詳細は元記事を参照してください。ブロック図はコチラから持って来ました。マルチコアCPUが当たり前になってきていますが、コア数が増大した場合に、キャッシュコヒーレンシの回路の占める割合が多くなることと、コア同士のキャッシュコヒーレンシが問題になり、コア数を増やしても性能向上できないという問題が出てきます。何も考えずにコア数を増やすと16コアくらいが限界です。IIIでは20Tbps以上の帯域を持つHyperConnectでコアとキャッシュを接続しているそうです。ブロック図を見るとL1キャッシュはコアごとに持っていますが、L2キャッシュは共有しているようですね。IIではHyperConnectは8Tbpsだったので、かなり高速になりました。Chip(NoC)のインターコネクトを販売しており、Cavium社もArterisとライセンス提携しています。Chipにも色々あるのですが、例えばタイル状のものや、リング上のものもあります。Chipにも当てはまります。トポロジーによって性能や技術的難易度も変わってきます。IIIブロック図のOCIは更にコアを増やしたい場合に使用するとのこと。最大384コアの構成まで出来るそうです。このような構成の場合は、キャッシュのスヌーピングを行うのですが、どのような処理をしているのかまでは調べてもわかりませんでした。似たような大規模構成ではディレクトリ方式を採用していましたが、どうなんでしょうか。メモリはDDR4にも対応しており、さすがにサーバー側ではDDR4に置き換わってくるのでしょうか。Gen3に対応しているあたりも、さすがサーバー向けといった感じですね。メモリに関してはHBMで積層...2015-06-21Xeon+FPGACARL2015が開催され、そこでインテルはXeon+FPGAをつかったデー...2012-01-09マルチコア、メニーコアの勉強キャッシュコヒーレンシを実現するために、ブロードキャスト方...2011-12-25現在気になっている未読本LSI設計者向けです。LightOn社Altairの軸表記の変え方Pythonグラフ描画にAltairを使ってみる月別アーカイブはてなブログをはじめよう!qpci32siekqdさんは、はてなブログを使っています。ブログを報告するスターをつけました引用をストックしましたストック一覧を見る閉じる引用するにはまずログインしてくださいログイン閉じる引用をストックできませんでした。再度お試しください閉じる限定公開記事のため引用できません。