FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。KitでCMOSカメラ・ディスプレイ回路8(インプリメント2)”の続き。(分けあってISE12.1)以前に、ddr2_burst_testプロジェクトを133.33MHzに変更して、インプリメントしたときはタイミングがメットしていた。配置制約をすべていただいて、CMOSカメラ・ディプレイ回路の配置制約として使えば、タイミングを満たすことができるのでは?と考えたので、実行してみた。”PlanAheadで配置配線後の配置制約をUCFに書き出す”の手順でddr2_burst_testプロジェクトの配置制約をUCFファイルに出力して、それを、CMOSカメラ・ディプレイ回路のUCFにコピーした。それでインプリメントをしてみたが、所々で制約がエラーになってしまった。エラーを1つ1つコメントアウトして、インプリメントが通るようになった。下が、書き換えたUCFだ。エラーが出たところをコメントアウトしてある。これでインプリメントしたが、やはり、タイミングエラーがなくならない。表示画面を示すが、かえって悪くなってしまった。ddr2_burst_testプロジェクトからコピーした制約は削除した。今度はcam_pclkのCLOCK_DEDICATED_ROUTEを削除して、上手くタイミングエラーが出なくなるかどうかを確かめてみることにした。FALSE;を削除して、clk_cam_dcm_instは下図の右側のDCMを使用するので、clk_cam_dcm_instが使用するクロックを左側4つのグローバルクロック入力のどれかを使用すれば良いはず。基板の制約でそのグローバルクロック入力ピンには接続はできないが、もし接続できたら、タイミングエラーが発生しないのかを調べる。ここでは、D11のグローバルクロック入力に、cam_pclkの入力ピンを仮に設定してみることにした。(D11はグローバルクロック入力の左端。D11;これでインプリメントしてみたが、やはり、タイミングエラーがなくならない。内で完結してる、7.5nsecのクロック1周期分よりデータパスの遅延が長くなったという、言わばまっとうなタイミングエラーだけに、ソースの修正が必要かな?しかし、ddr2_burst_testプロジェクトで大丈夫というのを確認していただけに、納得ができない。URLhttps://marsee101.blog.fc2.com/tb.php/1546-ecb78f38この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。