いうと、これが意外に盛りだくさんである。最初の2つはすでに述べた話。FPUではなくFPUが追加されたり、その他も色々ある。fablicの説明はこちらである。Architectureをインプリメントする最初の例である"とあるように、今後同社はこのCoreNetを幅広く使ってゆく模様だこれは今回新規に開発したそうで、説明では"BusではなくFabricである"ことを強調していた。いう話は今回はまだ未公表であった。scalable"の度合い。SoCが前提で、e500mcコアクラスのものなら、45nm世代で16コアは難しいだろうし、22nm世代まで行っても100コアまでたどり着くとは思えない。ColdFireの様な小さいコアなら45nm世代でも30コア程度は集積できるだろうし、22nm世代なら余裕で100コアを突破するだろう。Acceleratorの類はもっとダイ面積が小さい訳で、そうなるとNodeそのものは100を超えるのは割とありそうな気もする。Nodeを想定しているのかが1つのポイントになりそうではある。Signalingだけがあるという事は、つまり通信エラーのハンドリングは上位層任せという事になる。ここから考えると、CoreNetは丁度OCPの様に、SoC内部のInterconnectだけを考えており、MCMなどのSIPパッケージまで展開するつもりは現状無さそうである。次にL2キャッシュ関連だが、これはコンサバティブな構成である。Moduleにすることもできる、というのも面白い。stashingをサポートしているのはいかにも通信用プロセッサという気がする。Missを防ぐ技法の1つ。MACからパケットがCPUに送られた場合、それをメモリに格納するのではなく、直接キャッシュに送り込んでしまう。MACからパケットが送られる場合、当然割り込みがMACからCPUに送られる。Missが発生し、結果として割り込み処理が遅くなる。Missを防げるという仕組みだ。e500mcでは、このStashingをサポートするための専用レジスタが設けられ、これで管理を行うことになっている。Coreが直接管理するもので、外部から(まるでDMAの様に)データを転送される事はあまり考えていないが、用途によってはこうした技法が非常に効果的である。Networkを指すFPUは逆に、ちょっと先祖帰りしている。FPUを削除した、というあたりは、e500mcの、というよりはQorIQの使われ方を示しているように思える。Addで2cycle、Multiplyで4cycleとあるところから見て、おそらくFPUはCPUコアの半分の速度で動いていると思われる。Controlもちょっと面白い。Baseで動作させられる、というあたりがまた独特である。Baseで動作するなんて事が、これで簡単に実現できるあくまでもSoCを前提にしての機能、というのはSiPなどでは遅延が大きすぎて同期が取れないという事なのだろうが、複数個のコアを同期させるというニーズが必要ば場合に役立つと思われる。Interrupt"が新たに追加されている。Interruptで、しかもQueuingできないので、メッセージそのものを送るという用途には不適当である。メッセージ本体を送る方法は別に用意するとして、とりあえず同期を取るという目的に徹したインプリメントであろう。個人的には、おそらくこれを多用するのはVirtualizationのHypervisorではないかと想像する※本記事は掲載時点の情報であり、最新のものとは異なる場合があります。Corporation。