製造費用を低減することができる。前記引張り応力膜の総面積と圧縮応力膜の総面積の比率を、ダミーパターンを形成することにより1に近く制御することで、半導体基板の反りを軽減することができる。製造工程を示す図(その1)である。製造工程を示す図(その2)である。製造工程を示す図(その3)である。製造工程を示す図(その4)である。製造工程を示す図(その5)である。製造工程を示す図(その6)である。製造工程を示す図(その7)である。製造工程を示す図(その8)である。製造工程を示す図(その9)である。応力膜パターンの面積占有率とエッチング速度の関係を示す図である。本発明の第2の実施形態によるダミ―応力膜パターンの例を示す図である。第2の実施形態の一変形例によるダミ―応力膜パターンの例を示す図である。別の例を示す図である。別の例を示す図である。製造方法を説明する図である。[0024]図1Aを参照するに、シリコン基板11上にはSTI構造の素子分離領域11Iにより、nチャネルMOSトランジスタの素子領域11NとpチャネルMOSトランジスタの素子領域11Pが画成され、前記素子領域11Nにはp型不純物元素が導入されてp型ウェル11pwが形成され、また前記素子領域11Pにはn型不純物元素が導入されてn型ウェル11nwが形成されている。[0025]さらに図1Aの状態では、前記素子領域11Nおよび11P上に熱酸化膜あるいはSiON膜などの絶縁膜12が形成されている。[0026]次に図1Bの工程において前記素子領域11Nにゲート電極13Nが、また前記素子領域11Pにゲート電極13Pを、ポリシリコンあるいは金属などにより、前記素子領域11Nにおいては前記ゲート電極13Nとシリコン基板11との間に前記絶縁膜12よりなるゲート絶縁膜12Nが介在するように、また前記素子領域11Pにおいては前記ゲート電極13Pとシリコン基板11との間に前記絶縁膜12よりなるゲート絶縁膜12Pが介在するように、形成され、前記素子領域11N中、前記ゲート電極13Nの第1および第2の側にn型ソースエクステンション領域11aNおよびドレインエクステンション領域11bNが形成される。[0027]さらに前記ゲート電極13Nの相対向する第1および第2の側壁面上には側壁絶縁膜13nが形成され。前記素子領域11N中、前記それぞれの側壁絶縁膜13nの外側には、n+型のソース領域11cNおよびドレイン領域11dNが形成され、前記ソース領域11cNおよび11dNの表面には、それぞれシリサイド層11SNおよび11DNが形成されている。[0028]また前記ゲート電極13Nがポリシリコンパターンよりなる場合、かかるゲート電極13N上にも、シリサイド層14Nが形成されている。[0029]また図1Bの工程では前記素子領域11P中、前記ゲート電極13Pの第1および第2の側にp型ソースエクステンション領域11aPおよびドレインエクステンション領域11bPが形成される。[0030]さらに前記ゲート電極13Pの相対向する第1および第2の側壁面上には側壁絶縁膜13pが形成され。前記素子領域11P中、前記それぞれの側壁絶縁膜13pの外側には、p+型のソース領域11cPおよびドレイン領域11dPが形成され、前記ソース領域11cPおよび11dPの表面には、それぞれシリサイド層11SPおよび11DPが形成されている。[0031]また前記ゲート電極13Pがポリシリコンパターンよりなる場合、かかるゲート電極13P上にも、シリサイド層14Pが形成されている。CVD法により、例えば10nmの膜厚で形成され、その上に引張り応力膜として、例えば1.4GPaの引張り応力を蓄積したSiN膜16が、例えばシランガスとアンモニアガスを原料とした熱CVD法により、0.1~400Torrの圧力下、500~700°Cの基板温度で、例えば80nmの膜厚に形成される。[0033]さらに図1Dの工程において、前記図1Cの構造上にエッチングストッパ膜17としてシリコン酸化膜17が、前記シリコン酸化膜15と同様にTEOSを原料としたプラズマCVD法により、例えば20nmの膜厚で形成され、図1Eの工程において、前記素子領域11Nを覆うレジストパターンR1をマスクに、また前記シリコン酸化膜15をエッチングストッパに、前記シリコン酸化膜17およびSiN膜16を前記素子領域11Pから選択的に除去する。[0034]その際、本実施形態では前記レジストパターンR1に、前記n型ウェル11nwの形成に使った露光データM1により、レジスト開口部RAを形成し、前記SiN膜15は、かかるレジスト開口部において、前記pチャネルMOSトランジスタの素子領域から除去される。11I上のダミー領域11Dに形成される。8ガスとアルゴンガスと酸素ガスを使ったRIE法により実行される。[0037]次に図1Fの工程において、前記図1Eの構造上に、前記レジストパターンR1を除去した後、圧縮応力膜として、例えば1.4GPaの圧縮応力を蓄積したSiN膜18が、例えばシランガスとアンモニアガスを原料としたプラズマCVD法により、0.1~400Torrの圧力下、400~700°Cの基板温度で、例えば80nmの膜厚に形成される。[0038]さらに図1Gの工程において、前記素子領域11Pを覆うレジストパターンR2をマスクに、また前記シリコン酸化膜17をエッチングストッパに、前記シリコン酸化膜18を前記素子領域11Nから選択的に除去する。[0039]その際、本実施形態では前記レジストパターンR2を、前記n型ウェル11nwの形成に使った露光データM1により、前記レジスト開口部RAに対して相補的に形成し、その結果、前記SiN膜18は、前記レジストパターンR2の外側RCにおいて除去され、前記nチャネルMOSトランジスタを覆うシリコン酸化膜17が露出する。3ガスとArガスと酸素ガスを使ったRIE法により実行される。[0041]同時に図1Gの工程では、前記素子領域11N,11Pの外側の素子分離領域11Iにおいて、ダミー露光データM2によりダミーレジストパターンR2Dが、前記レジスト開口部RBに対して相補的に形成され、前記ダミーレジストパターンR2Dをマスクに前記SiN膜18を、同じく前記シリコン酸化膜17をエッチングストッパに、前記領域RCにおけると同時に選択的に除去することにより、SiNダミーパターン18Dが、前記ダミー領域前記11Dにおいて、前記SiNダミーパターン16Dに対して相補的に形成される。―ン16Dを覆う酸化膜17Dあるいはダミーパターン18Dを覆うように形成され、CMP法による平坦化工程の後、図1Iの工程において前記層間絶縁膜19中にコンタクトプラグ19A,19B,19C,19Dを、前記拡散領域11cN,11dN,11cP,11dPにそれぞれのシリサイド膜11sを介してコンタクトするように形成する。製造工程が簡素化される。同様に、第1の製品の製造後、例えば素子領域11Nの総面積が大きい次の製品を製造するような場合、前記ダミーパターン16Dの総面積を減らすことにより、前記半導体基板11上においてエッチングされるSiN膜16の総面積を略一定に維持することができる。[0044]図2は、シリコン上に形成された、圧縮応力を蓄積したSiN膜パターンの、面積占有率とエッチング速度の関係を示す。3ガスとArガスと酸素ガスを使ったRIE法により行っているが、シリコン基板上におけるパターン占有率が30%以上だと、パターン占有率にかかわらずほぼ一定のエッチング速度が得られるものの、パターン占有率が30%未満になると、前記圧縮応力膜のエッチング速度が急増するのがわかる。[0046]引張り応力膜の場合にも、エッチング速度とパターン占有率との間には、ほぼ同様な関係が成立すると考えられ、そうなると、従来のnチャネルMOSトランジスタを引張り応力膜で覆い、pチャネルMOSトランジスタを圧縮応力膜で覆う構成の半導体装置では、例えばnチャネルMOSトランジスタの総面積が30%以下になる製品の場合、あるいはpチャネルMOSトランジスタの総面積が30%以下になる製品の場合に、図1Eあるいは図1Gのエッチング工程を、最適化する必要性が生じる。[0047]これに対し、本実施形態では、前記シリコン基板11上にダミーパターン16Dおよび18Dを形成することで、前記シリコン基板11上における引張り応力膜16の総面積と圧縮応力膜18の総面積の比率を、3/7以上、7/3以下、好ましくは2/3以上、3/2以下に制御することで、いずれの製品であっても、前記図1Eのドライエッチング工程を同一のレシピにより実行することが可能となり、また前記図1Gのドライエッチング工程を同一のレシピにより実行することが可能となる。[0048]特に前記引張り応力膜16の総面積と圧縮応力膜の総面積の比率を1:1に近く維持することにより、前記シリコン基板11、あるいはシリコンウェハの反りを抑制することが可能となる。引張り応力膜16と圧縮応力膜とが相補的に形成されるので、すなわち、前記シリコン基板11の全面が、コンタクトホールなどを除いて、前記引張り応力膜16と圧縮応力膜18のいずれかにより覆われ、かつ引張り応力膜16と圧縮応力膜18の重なりが、実質的に生じないため、前記シリコン基板上に広範囲に凸構造が生じることがなく、前記層間絶縁膜19を形成した場合に、その表面をCMP法により、容易に平坦化することが可能となる。本発明では、位置ずれによって前記圧縮応力膜18が引張り応力膜16上に局所的に重なる、あるいは圧縮応力膜18と引張り応力膜16の接合部に隙間が生じるなどの場合は、その局所的な構造の幅が、ゲート電極構造を覆って前記圧縮応力膜18により形成される凸構造の幅程度であれば、許容される。[0050]さらに、上記の実施形態において、先に圧縮応力膜18を形成し、これを前記素子領域11Nにおいて選択的に除去した後、引張り応力膜16を形成するように構成することも可能である。この場合には、前記圧縮応力膜18上に積層された引張り応力膜16が、前記素子領域11Pにおいて選択的に除去される。かかる構成は、先の図1A~図1Iの説明より明らかであり、さらなる説明は省略する。11I中のダミー領域11Dに形成されるダミーパターン16D,18Dの例を示す。図4では、前記ダミーパターン16D表面のシリコン酸化膜17Dの図示は省略している。[0052]図4を参照するに、本実施形態では、一辺が3μmの圧縮応力膜よりなるダミーパターン18Dが、2μmの間隔で、相互に0.5μmずつずらされて形成されている。そこで、前記ダミーパターン18Dは、一辺が1~5μm程度のサイズに形成するのが好ましい。前記ダミーパターン18Dの間隔は、必要な圧縮応力膜と引張り応力膜の面積比に応じて調整される。[0054]図4中、前記ダミーパターン16Dの外側には素子分離領域11Iが露出しているように描かれているが、これは前記ダミーパターン16Dが素子分離領域11I上に形成されることを示すためのもので、実際に素子分離領域11Iの表面が露出しているわけではない。[0055]また、図4は、圧縮応力を蓄積した孤立ダミーパターン18Dが引張り応力を蓄積したダミーパターン16D中に配列された構成を有しているが、図5に示すように引張り応力を蓄積した孤立ダミーパターン16Dが、圧縮応力を蓄積したダミーパターン18D中に配列される構成としてもよい。形成されたダミーパターンの例を示す。[0057]図6,7の例では、n型ウェル11nwよりなる素子領域11Pとp型ウェル11pwよりなる素子領域11Nが帯状に交互に形成され、孤立したダミーパターン18Dが、素子分離領域11I上に、ダミーパターン16Dに対して相補的に形成されている。[0058]一方、図8の例では、シリコン基板上にはn型ウェル11nwよりなる素子領域11Pとp型ウェル11pwよりなる素子領域11Nが別々に形成されているが、この場合にも、前記ダミーパターン18Dが、素子分離領域11I上に、ダミーパターン16Dに対して相補的に形成されているのがわかる。[0059]図6~8の例は、引っ張り応力膜よりなる連続的なダミーパターン16D中に孤立したダミーパターン18Dが相補的に形成されている場合を示しているが、逆に、圧縮応力膜よりなる連続的なダミーパターン18D中に孤立したダミーパターン16Dを相補的に形成してもよい。様々な製品A~Dおよび様々なテストエレメントグループTEG1~TEG4について、ダミーパターン18Dを挿入する前と後における、圧縮応力膜の占有面積率の例を示す。[0061][表1]表1を参照するに、製品A~Dでは、ダミーパターン18Dの挿入前においては圧縮応力膜の占有面積率は20~30%であったのに対し、ダミ―パターン18Dの挿入後においては、38~42%にまで増大しているのがわかる。[0062]また、TEG1~TEG4についても、ダミーパターン18Dの挿入前においては圧縮応力膜の占有面積率は10~15%であったのに対し、ダミ―パターン18Dの挿入後においては、36~41%にまで増大しているのがわかる。[0063]以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。