[0003]このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。発明が解決しようとする課題[0004]特に従来、nチャネルMOSトランジスタの動作速度を向上させるため、nチャネルMOSトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはSiN膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が提案されている。[0005]また従来、pチャネルMOSトランジスタの動作速度を向上させるため、pチャネルMOSトランジスタの素子領域に、ゲート電極を含むように、圧縮応力を蓄積したSiN膜などの応力膜を形成し、ゲート電極直下のチャネル領域においてホール移動度を向上させる構成が提案されている。次のような工程により実行される。[0008]すなわち半導体基板上にnチャネルMOSトランジスタとpチャネルMOSトランジスタとを形成した後、全体をまず引張り応力膜で覆い、さらにこれをパターニングして引張り応力膜をpチャネルMOSトランジスタの形成領域から選択的に除去する。[0009]さらに、このようにして得られた構造上に新たに圧縮応力膜を、前記pチャネルMOSトランジスタの形成領域においては前記pチャネルMOSトランジスタを直接に覆うように、また前記nチャネルMOSトランジスタの形成領域においては、前記nチャネルMOSトランジスタを、前記引張り応力膜を介して覆うように形成し、さらにこのようにして形成した圧縮応力膜を、前記nチャネルMOSトランジスタの形成領域から選択的に除去する。[0010]あるいは圧縮応力膜を先に形成し、引張り応力膜を後から形成してもよい。[0011]このような圧縮応力膜のパターニングと引張り応力膜のパターニングとは、それぞれnチャネルMOSトランジスタの形成領域およびpチャネルMOSトランジスタの形成領域においてなされるため、それぞれの素子領域においてウェル形成の際に使われるイオン注入マスクを使ってパターニングすれば、新たなマスクパターンを設計する必要がなく、有利であると考えられる。製造方法が提案されている。引張り応力膜は、前記nチャネルMOSトランジスタの素子領域にのみ形成され、他の素子領域は、圧縮応力膜により覆われることになる。圧縮応力膜を前記pチャネルMOSトランジスタの素子領域のみに形成し、他の素子領域を引張り応力膜で覆う構成も可能である。おいて、半導体基板上の引張り応力膜と圧縮応力膜の面積比は、一般に製品毎に異なる。[0015]引張り応力膜と圧縮応力膜では、パターニング時のエッチング条件が異なるため、このように半導体基板上の引張り応力膜と圧縮応力膜の面積比が製品毎に異なる場合、上記のプロセスでは、前記引張り応力膜および圧縮応力膜のパターニング時のエッチング条件を、製品毎にチューニングする必要が生じる。このようなエッチング条件の製品毎の最適化は困難である。作製するビジネスが行われているが、このような場合、上記従来の製造方法では対応が不可能である。