1|2高さの異なるセルを使い分けるスタンダードセル方式による回路設計では、セルの高さの異なるセルライブラリをあらかじめ用意しておく。SC9のセルライブラリ、SC7のセルライブラリ、SC12のセルライブラリ、といった具合になる。一般的には、低いセルは集積密度が高く、高いセルは電流駆動能力が高い。実際のレイアウトには柔軟性があるので、同じ高さでも集積密度を追求したセルと、消費電力の低さを追求したセルの両方が十分にあり得る。SoCのレイアウト設計では、高さの違う2種類以上のセルライブラリを使い分けることが多い。低消費電力を要求する回路ブロックにはSC7のライブラリ、高速性を要求する回路ブロックにはSC12のライブラリといった割り当てをする。セルの高さの違いによるレイアウトの違い。2入力NANDゲートの例。同じ高さのセルでも、電流駆動能力を高めることは可能である。単純な方法は、ゲート電極の本数を増やすことだ。インバータでは、ゲート電極を1本から、2本、4本、8本と増やすことで、ゲート幅が実効的に広がったことになり、電流駆動能力が増加する。ゲート電極の本数を増やすとセルの横幅が大きく伸びる。シリコンの面積が大きく増加し、製造コストの上昇を招く。低いセルを採用したことで多数本のゲート電極を使用するセルの比率が大きくなるときは、最初から高さのあるセルを採用した方が、シリコンの面積は小さくて済む。セルの電流駆動能力を高めるために、ゲート電極の本数を増やす。SC10のCMOSインバータのレイアウト例。左端が最小単位で、ゲート電極(赤色の直線)は1本しかない。FinFETプロセスを用いてSRAMを試作したと発表した。プレーナ型MOSFETを使う場合に比べて低い動作電圧で高速読み出しに成功しているが、一方でFinFETと、微細化プロセスを用いたことによる課題も増えている。SoCおよびMPSoC向けの開発環境「SDSoC」を発表した。SDSoCを用いると、FPGAを設計した経験がほとんどない技術者でも、高速化したいC/C++関数を指定するだけで、自動的にハードウェア回路に置き換えることができる。「アナログ」という言葉を聞くと「古い」、「時代遅れ」、「頑固親父」なんていう印象を持つ人が多いかもしれません。アナログは「アナクロニズム(時代錯誤)」と語感が似ていることが原因かもしれませんが、アナログ回路の世界は楽しいものなのです。発振回路を評価する3つの作業〜発振余裕度と励振レベル〜今回は、前回紹介した周波数マッチング(発振周波数精度)の評価に続いて、発振余裕度(負性抵抗)と励振レベル(ドライブレベル)の評価に移りましょう。今回は、A-D変換器、D-A変換器などのデータ変換器を扱う注目講演を紹介する。この分野では、韓国勢の台頭が目立つ。発表件数は、米国、オランダに次ぐ3位だ。LLC.ITmediaはアイティメディア株式会社の登録商標です。