第1コンタクトを備える。基板1上には、層間絶縁層4、5が設けられている。第1トランジスタ3aは、半導体基板1に設けられており、層間絶縁層内に埋め込されている。第1トランジスタは、少なくともゲート電極32及び拡散層を有する。層間絶縁層上には、多層配線層が設けられている。容量素子19は、多層配線層内に設けられている。金属配線(ゲート裏打ち配線)30は、ゲート電極32の上面と接しており、層間絶縁層4内に埋設されている。第1コンタクト10aは、第1トランジスタ3aの拡散層に接続しており、層間絶縁層4内に埋設される。金属配線(ゲート裏打ち配線)30は、第1コンタクト10aと同じ材料で構成されている。半導体装置の分野において、半導体装置の微細化及び高速化が要求されている。微細化及び高速化を実現している半導体装置として、例えば、特許文献1に記載のものが挙げられる。特許文献1に記載の半導体装置は、同一基板上に論理回路及び記憶回路が混載された混載回路を有する。論理回路を構成する多層配線層の同層に、記憶回路を構成する容量素子が埋設されている。容量素子の上には、上層配線層が形成されている。上層配線層の配線(第5層配線55)が、ワード線裏打ち配線として利用されている(特許文献1の段落0123)。ワード線裏打ち配線は、ワード線の抵抗を低減するものである。【0004】また、特許文献2には、容量素子の上層にビット線が配置されている半導体装置が記載されている。ビット線は、コンタクトを介して、トランジスタの拡散層と電気的に接続する。特許文献1に記載の半導体装置の製造方法は、容量素子の上層の配線層をワード線裏打ち配線に利用するものである。このため、容量素子の上層の配線層の設計自由度は、上層配線をワード線裏打ち配線とするという前提条件が必須となるために、低下していた。半導体装置が提供される。金属配線は、ゲート電極の抵抗を低減するものである。金属配線は、容量素子の下層の層間絶縁層にされる。このため、容量素子の上層の配線層の設計は、金属配線の利用に限定されないので、自由度が高まるものである。半導体装置の製造方法が提供される。本発明によれば、容量素子上の配線層の設計自由度に優れた半導体装置が提供される。【図1】第1の実施の形態における半導体装置を模式的に示す上面図である。【図2】第1の実施の形態の記憶素子の周辺を模式的に示す上面図である。