加工中にアッシングを行って除去する。底部において、容量コンタクト13bの突出部の少なくとも上面及び側壁が露出している。底部上及び側壁上に、下部電極14を堆積する。形成に用いられる手法を用いれば良い。上端に達していない高さで形成されていることが好ましく、必要であれば、フォトレジストに対して露光・現像処理を行うことで、不要なフォトレジストを除去しておいても良い。この後、下部電極14を、例えば反応性イオンエッチング法等の方法により、エッチバックする。上端部に達しない下部電極14を形成することができる。その後、フォトレジストを除去する。続いて、下部電極14の上に、容量絶縁膜15及び上部電極16を堆積する。底面上、側壁上および上部接続配線溝の底面上、側壁上に形成される。形成に用いられる手法を用いることができる。容量素子の静電容量を向上させるために、数nmの薄膜を均一性良く堆積することができるALD法がより好ましい。容量絶縁膜15を堆積した後、結晶性を向上させるための焼結工程を行っても良い。内部及び上部接続配線溝の内部に形成する。レジストは、論理回路領域に残存したハードマスク上部に残存しないように形成する。必要であれば、フォトレジストに対して露光・現像処理を行うか、あるいは、全面エッチバックを行うことで、論理回路領域に形成された不要なフォトレジストを除去しておく。上部電極16及び容量絶縁膜15を、反応性イオンエッチング等の方法により、エッチバックする。これにより、ハードマスク上の上部電極16及び容量絶縁膜15を除去できる。続いて、フォトレジストを、アッシング等により除去する。底面上、側壁上および上部接続配線溝の底面上、側壁上に堆積する。ハードマスク31には、例えば、チタン及びチタンの窒化物、タンタル及びタンタルの窒化物、ルテニウム等の、高融点金属及びそれらの窒化物、或いはそれらの積層構造体を用いても良い。形成に用いられる手法を用いれば良い。ハードマスク31の厚さとしては、後に行う論理回路配線加工を行うのに十分な厚さを有していることが好ましい。ハードマスク31は、容量素子19の上部電極として残存することがあるため、低い電気抵抗を有することが好ましい。残存したハードマスク31は上部電極として機能する。消失する程度の厚さに設定しても良い。ハードマスク31の材料は、上部電極16と同種の材料を用いることができる。ハードマスク31と上部電極16とは、同種の材料で形成されても、異なる材料で形成されてもよいが、同一の材料であることがより好ましい。論理回路領域に配線8cを埋設するための配線溝を形成する。配線形成工程において、その開口部を形成した後、反応性イオンエッチング等によりハードマスク31を除去しても良い。この方法を用いることにより、容量素子19内に残存するハードマスク31の厚さを薄くして、容量素子の上部電極の抵抗値を低くすることができる。配線溝にバリアメタル膜17及び導電膜を埋設する。導電膜は、Cu、W、Alを含む金属で構成されてもよいが、このなかでも、Cuを含む材料で構成されることが好ましい。CMP法などの方法により、導電膜、バリアメタル膜、ハードマスクを除去する。これにより、容量素子19、上部接続配線18、及び配線8cが形成される。上部接続配線18と配線8cとは同一工程で形成されることが好ましいが、別工程で形成されてもよい。上部接続配線18は、配線8cの金属膜と同一の材料で構成されてもよいが、異なる材料で構成されてもよい。図17に示すように、上部接続配線18の上面上及び配線8cの上面上にキャップ膜6dを形成する。この後、キャップ膜6d上に、層間絶縁膜7d、キャップ膜6e、層間絶縁膜7e、キャップ膜6fを形成する。各絶縁膜に、配線8d、8e、固定電位を有する配線201a、201b、信号配線202a、202b、及び電源・グラウンド配線203を形成する。以上により、第1の実施の形態の半導体装置が得られる。【0090】(第2の実施の形態)次いで、第2の実施の形態の半導体装置について説明する。図18は、第2の実施の形態の半導体装置を模式的に示す断面図である。第2の実施の形態は、容量素子19の下端と、キャップ膜6bとの間に層間絶縁膜7bが形成されている点を除いて、第1の実施の形態と同様である。以下、詳細に説明する。容量素子19の下端は、少なくとも容量コンタクト13の上面に接していることが好ましい。容量素子19の下端は、同一層に位置する配線8cのうち配線部分の下端と同じ位置としてもよい。底面は、同一層の配線層の配線溝の底面と同一面を構成してもよい。底面の周囲にストッパ膜が形成されていてもよい。底部の位置の制御が容易となる。第2の実施の形態では、容量素子19の下端とビット線34との間の距離を、容量素子19の下端がキャップ膜6bに接している場合と比較して、増加させることが可能となる。これにより、容量素子19とビット線34との間の寄生容量の増加を抑制することができる。第2の実施の形態の半導体装置の製造方法は、以下の工程を有する点が、第1の実施の形態と異なる。層間絶縁層(コンタクト層間絶縁膜4)上にキャップ層(キャップ膜6a)を形成する。キャップ膜6a上に絶縁層(層間絶縁膜7b)を形成する。この後、当該凹部に容量素子19を埋設する。底部には、層間絶縁膜7bの下地層が露出していない。深さは、エッチング条件や、層間絶縁膜7bの中間にストッパ膜を形成することにより制御することができる。(第3の実施の形態)次いで、第3の実施の形態の半導体装置について説明する。図19は、第3の実施の形態の半導体装置を模式的に示す断面図である。第3の実施の形態は、ビット線34bの同一層の論理回路領域にコンタクト層が形成されている点を除いて、第1の実施の形態と同様である。以下、詳細に説明する。論理回路領域には、コンタクト層間絶縁膜4と第1配線層(最下層配線層)との間に、コンタクト層が形成されている。コンタクト層は、コンタクト層間絶縁膜5中に埋設されたセルコンタクト10dを有する。セルコンタクト10dは、第1配線(配線8a)と、セルコンタクト10bとを電気的に接続する。セルコンタクト10bは、論理回路領域のトランジスタ(能動素子3b)の拡散層に接続している。コンタクト層と同一層に、ビット線34bが形成されている。ビット線34bは、Wを含む金属で構成されているのが好ましい。ビット線34bの材料は、配線8a(たとえば、Cu配線)とは異なるものである。ビット線34bの上面は、配線8aの上面より低く形成されている。言い換えると、ビット線34bの上端とキャップ膜6aとは、互いに離間されており、その間にはコンタクト層間絶縁膜5bが配置されている。本実施の形態では、ビット線34bは、例えば、エッチングにより加工されて形成され得るものである。本実施の形態では、容量素子19の下端とビット線34bとの間の距離を、第1の実施の形態よりも確保することができるので、その間の寄生容量の増大を抑制することができる。ゲート裏打ち配線30は、ワード線(ゲート電極32)と接しつつ、同層に形成されているので、ワード線の抵抗を低減させつつ、容量素子19の上層の配線層の設計の自由度を高めることが可能となる。【0098】なお、当然ながら、上述した複数の実施の形態は、その内容が相反しない範囲で組み合わせることができる。上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。前記凹部に前記容量素子を埋設する工程と、を有する、半導体装置の製造方法。ekouhou.net。