i2cバスマスターのコードをverilogで記述してみます。クロックは100kHzとするので、200kHzのカウンタを50MHzクロックから作成して、その立ち上がりエッジを検出します。system-verilog版本的UART。之前的版本是用VHDL实现的,verilator无法支持。今回は、APBマスターモデルをuvm_driverクラスを継承したクラス化に変えようと思います。前回のコードは、uvm_testとuvm_driverをごちゃ混ぜにしたコードになってしまいました。0版本的AMBA总线的verilog语言模型,主要包括5个部分:ahb总线仲裁器,AHB-APB总线桥接器,AHB总线上从设备ROM模型,AHB总线上从设备RAM模型,参数定义。