2015.08.14Vivadoでビルドインのロジックアナライザを使ってデバッグする場合の手順です。Vivadoのプロジェクトを準備するデバッグを行うデザインを含むVivadoのプロジェクトを用意します。HDLにマークをつけるデバッグを行う信号にマークを付けます。*)を追加しています。Design内の信号を観測する場合の手順はこちら。Synthesis”を実行します。Design”を実行します。Debug...を実行します。Debugウィンドウが現れます。Nextをクリックします。Debugその1HDLでmark_debugを追加した信号が表示されます。Domainがundefinedになります。固定信号などをmark_debugにするとundeginedになる場合があります。Domainで明示的にクロックを指定します。Debugその3ここではFCLK_CLK0をundefinedに指定しています。Debugその4undefinedが消えます。Nextをクリックします。Debugその5ロジックアナライザのオプションを指定します。サンプル数などを設定します。Nextをクリックします。Debugその6設定終了です。Finishをクリックします。Debugその7デバッグ用の追加データが自動的に生成されます。Bitstream”を実行します。この時、制約条件ファイルの.xdcには次のようなデバッグに関する情報が追加されます。target”をクリックします。Connectをクリックします。device”でbitstreamをダウンロードします。SDKでプログラムを実行してクロック供給を有効にします。device”を実行します。Deviceデバッグ画面が表示されます。Setupに設定します。Valueにはトリガ条件を指定します。トリガーのセットアップ波形ウィンドウを表示するために、まずは適当にトリガーをかけます。Waveformを実行します。信号が波形表示されます。波形表示まとめVivadoのロジックアナライザはmark_debugで指定した信号名がそのまま表示されるので便利です。ISEのChipscopeだと自分で信号名を付けていたので不便でした。IIのSignaTapIIと同じ感覚でデバッグできるようになりました。追記この記事で使用したVivadoのバージョンは2014.3だったのですが、新しいバージョンではロジックアナライザのユーザー・インターフェースが少し変わっているようです。2015.4は次のようなユーザー・インターフェースになっています。Probesで表示できるようです。Probesは不要かもしれません。Probe(s)ボタンから簡単に行えるようです。FPGAOSとVivadoの実行時間あるデザインのVivadoの実行時間を、オペレーティング・システムのみを変えて比較しました。LTS(64bit)にインストールした時のメモです。IPコア(wf3d)は、ZedBoardまたはDE0でサンプル実装を行っています。Bitstreamをコマンドラインから実行する場合の手順です。HLSで高位合成を行うと、RTLと共にSDK用のAPIが生成されます。APIの利用方法をベアメタルで確認しました。float_topという名前の関数です。System)のAXIスレーブ・インターフェースです。ディジタル技術資料タイトルとURLをコピーしました。