parallelディジタル変換器に直列に結合される粗のアナログ・ディジタル変換器を含み、粗変換してから細密変換するアナログ・ディジタル変換装置に関する。高速のアナログ・ディジタル変換器(以下、AD変換器という。)は、ビデオおよび他のディジタル信号処理の応用例において重要な構成ブロック要素である。14MHzで入力アナログ・ビデオ信号を一連のディジタル・サンプルに変換することが必要な場合がある。Converter)という題名の論文には、サンプリングされたアナログ入力信号を表わすディジタル・サンプルを発生するために連続する2つの動作位相を必要とする細かく範囲分けする形式のAD変換器(以下、従来例と称す)が記載されている。16個の基準値と比較される。粗の比較は、アナログ入力信号が16個あるアナログ値の中のどの範囲内にあるかを決定し、ディジタル出力信号の中の4つの上位ビットを発生する。signal.次に、同じアナログ入力信号が、15個の比較器から成る第二組において、粗の比較に応じて選択された第2の一連の16個の基準値と比較される。第2の細密な比較は、アナログの入力信号が16個の細かい範囲に分けられたアナログ値(粗の比較によって決定された範囲で)のどの範囲内にあるかを決定し、ディジタル出力信号の中の4つの下位ビットを発生する。第1および第2の比較の結果は、アナログの入力信号のレベルを表わす8ビットのサンプルを形成するために合成される。signal.粗および細密な比較は、完了するために連続するクロック・サイクルを必要とする。第1のクロック・サイクルの間、粗の比較が実行される。第2のクロック・サイクルの間、細密な比較が粗の比較の結果に基づいて実行される。従って、各々の8ビット・サンプルを発生するためには、2つのクロック・サイクルが必要である。第6図に示す従来例の動作波形図を参照すると、粗変換と細密変換が、連続する2つのサンプル間で順次完了しなければならない。従って、安定した動作を保つためには、サンプル周期を或る値以上狭めることができる。サンプル周波数を12MHz以上にすることはできない(上記論文のP.1141の右欄第4行、同P.1142の右欄下から第5行の記載を参照)。現在の低価格のAD変換器技術によれば、16MHzのクロック周波数で処理することができる。従って、先に述べたAD変換器は8MHzの周波数でディジタル・サンプルを発生する。各クロック・サイクルについて、1つのサンプルを発生することが望ましく、従って、ディジタル・ビデオ処理の応用例に対して十分である16MHzの速度を実現することが望ましい。具体的に説明すると、ビデオ信号幅搬送波の4倍で動作するAD変換器を構成することが望まれている。その理由は、このサンプリング周波数で、色復調が比較的容易に行われるからである。製造上歩溜りを保証するために、もう少し高い周波数、例えば、16MHzで動作するように設計すのが通例になっている。frequencyサイクル毎に発生させることである。前記粗のディジタル値と前記第2および第3の細密な並列形アナログ・ディジタル変換器からの前記細密なディジタル値とを交互に合成し、前記アナログ入力信号を表わす合成ディジタル値を供給する手段とを含んでいる。frequency,第1および第2の細密なAD変換器には、それらの出力が変化してから安定化するのに十分な時間が与えられる。signalAD変換器を安定した動作態様で作動させることができる。本願発明によると、アナログ・ディジタル変換装置全体として必要な比較器の数を余り増加させることなく、粗のAD変換器が作動されるクロック・サイクル毎にアナログ信号を表わす完全なディジタル・サンプルを発生することができる。解像度が同じであると仮定した場合、本発明は、従来例に比べてサンプル周波数を安定した動作態様でより高くすることができる。frequency,第1および第2の細密なAD変換器には、それらの出力が変化してから安定化するのに十分な時間が与えられる。changed.従って、より高い解像度の信号を発生する第1および第2の細密なAD変換器を安定した動作態様で作動させることができる。本願発明によると、アナログ・ディジタル変換装置全体として必要な比較器の数を余り増加させることなく、粗のAD変換器が作動されるクロック・サイクル毎にアナログ信号を表わす完全なディジタル・サンプルを発生することができる。第1図において、細い線はアナログ信号またはクロック信号を伝達する結線を表わしており、太い線は多ビット並列結線を含むディジタル信号を伝達する結線を表わしている。connection.アナログ信号線(図示せず)からのアナログ入力信号はアナログ入力端子5に供給される。アナログ入力端子5は、粗のAD変換器10と細密なAD変換器20および40のアナログ入力端子にそれぞれ結合される。crudeは、アナログ入力信号のレベルの粗のディジタル近似を表わす上位ビットをディジタル出力に発生する。上位ビットは、合成回路30の1つの入力に結合される。Also,粗のAD変換器10は、範囲指示信号を発生する。範囲指示信号は、細密なAD変換器20および40の各々の範囲選択入力端子に結合される。範囲指示信号は、どのアナログ値の範囲がアナログ入力信号の値を含んでいるかを指示するディジタル信号でよい。このディジタルの指示信号は上位ビットそれ自体である。Converter)という名称の米国特許第4,542,370号に例示されているように、アナログ入力信号の値を含むアナログ値の範囲の上方および下方の境界値を定めるアナログ信号でもよい。範囲指示信号は、ディングウォール氏およびザズー氏による前記の論文に記載されているようにアナログおよびディジタル信号を合成したものでもよい。Zazu.細密なAD変換器20および40は、入力アナログ信号を表わすディジタル信号の下位ビットを各々のディジタル出力端子に発生する。これらの最下位ビット出力は合成回路30の別の入力に結合される。合成回路30は、粗のAD変換器10からの上位ビットと、適当に細密なAD変換器20あるいは40からの対応する下位ビットとを合成し、これらを入力アナログ信号を表わす一連のディジタル出力サンプルに構成する。AD変換器20と40、および合成回路30にそれぞれ結合されるクロック信号110,120,140および130を発生する。これらのクロック信号は、以下に詳しく述べるように、これらの各構成要素の動作を制御し、順序づけを実行する。シーケンス制御回路50は、例えば、主発振器(複合ビデオ信号のカラーバーストまたは水平同期成分に固定されているものでもよい)、各種の分周器および関連する理論回路を含んでいるものでよい。circuit.第1図に示すAD変換器の動作は第2図に示すタイミング図を参照することによって良く理解される。第1図に例示したAD変換器10,20および40の各々は、アナログ入力端子5に結合される入力を有するサンプル/ホールド回路(以下、S/H回路という。第2図の波形101は、粗のAD変換器10のS/H回路に供給されるサンプル・クロックを示す。波形102は、連続するサンプルの最上位ビットが粗のAD変換器10により発生されるタイミングを示す。サンプル・クロック101の一番左のパルスは、S/H回路が時間Aにおいてアナログ入力信号をサンプリングするように条件づける。左の次のパルスは、S/H回路がアナログ信号を時間Bにおいてサンプリングするように条件づけ、以下同様である。102の一番左のパルスは、AD変換器10がサンプルAの上位ビット(最上位ビット(A))を発生している時の時間期間を示し、以下同様である。shifted.波形121は細密なAD変換器20のS/H回路に供給されるサンプル・クロックを示す。converter20のS/H回路が時間Aにおいてアナログ入力信号をサンプリングするように条件づける。左の次のパルスは、AD変換器20のS/H回路が時間Cにおいてサンプリングするように条件づけ、以下同様である。122,細密なAD変換器20がアナログ入力信号の下位ビットを発生する時の時間期間を示す。converter20は、その下位ビット(最下位ビット(A))を発生するためのサンプルAの変換を開始することができない。(A)).従って、アナログ・サンプルAについての細密な変換期間は、サンプルAの粗の変換が完了する後まで遅延される。細密な変換は時間Bにおいて開始するように任意に選択される。30,ディジタル出力シーケンス160に示されるようにディジタル・サンプルAとして利用可能になる。細密なAD変換器20は時間Cまで別の変換を開始しない。crudeAD変換器10および細密なAD変換器20の組合わせは、2つのクロック・サイクル毎に完全なディジタル・サンプルを発生する。cycles.細密なAD変換器40を加えることによって、完全なディジタル・サンプルが、次のようにしてクロック・サイクル毎に得られる。時間Bにおいて、粗のAD変換器10および細密なAD変換器40のS/H回路は、波形101および141に示されるように、いずれもアナログ入力信号をサンプリングする。波形102に示すように、粗のAD変換器10はサンプルBの上位ビットを発生する。is,公称上時間Cにおいて変換を完了した時、細密なAD変換器40は、波形142に示すように下位ビット(最下位ビット(B))を発生するためにアナログ・サンプルの変換を開始する。時間Dにおいて、時間Bにおけるアナログ入力信号を表わす完全なディジタル・サンプルが合成回路30で合成され、ディジタル出力シーケンス160に示すようにディジタル・サンプルBとして利用可能になる。160.粗のAD変換器10は、各クロック・サイクルにおいてアナログ・サンプルの上位ビットを発生し、細密なAD変換器20および40は、交互のクロック・サイクルにおいてアナログ・サンプルの下位ビットを発生する。従って、第1図に示すAD変換器は、クロック・サイクル毎に完全なディジタル・サンプルを発生する。cycle.第3図は本発明を具体化する8ビットA/D変換器のより詳細な構成図である。4個のサブセグメントに細分割される。−1)個の伝送ゲートを含んでいる。細密なAD変換器20は、細密なS/H回路25および細密な論理アレイ・エンコーダ32を含んでいる。類似の細密なAD変換器40は細密なAD変換器20と並列に結合される。REF-の間に直列に結合される一連の等しい値の抵抗要素である。REF+に接続される抵抗器(例えばR16)の一端に接続される。粗の抵抗器要素22は、各タップ間に設けられる抵抗性要素間にほぼ等しい電圧増分を発生する。REF+に最も近いタップまで粗の抵抗器に沿って単調に増加する。+.粗の抵抗器回路網22は比較的低いインピーダンスの抵抗である。REF-間の回路網22の全体のインピーダンスは約500オームである。)個の粗のセグメントに分割される。6.4ボルトであるものと仮定する。400ミリボルト高い。REF+が供給されるタップに対して第16番目の比較器を含んでいる抵抗器回路網22に沿う各粗のタップに対して1つの比較器、すなわち16個の粗の比較器がある。REF+より大きい場合を検出する。オーバーフロー状態を検出する必要のない応用例においては、第16番目を省くことができる。INの値の粗の指示、および、(2)サンプリングされている入力電圧を範囲内に含み、増分基準値を表わす2つのタップ指示する制御信号を発生する粗の理論アレイ・デコーダ/エンコーダ28に供給される。RCA社発行のデータシートに記載されている。Alternatively,デコータ/エンコーダ28は、上記の機能1および2を実行することができる幾つかの公知のデコーダ/エンコーダ装置の中の任意のものでよい。fourth図に示すように、対応する粗のセグメントに並列に接続される。16)個のサブセグメントに細分割される。)の抵抗値の100倍である。一例として、粗の抵抗器値が約30オームの場合、細密な抵抗要素の抵抗値は3200オームであり、任意の2つの細密なタップ間のインピーダンスは約200オームである。従って、各々の粗のタップにおける電圧レベルは主として粗の抵抗によって決まる。crude.再び第3図を参照すると、16組の細密な伝送ゲート(TGfi)があり、各組は15個の伝送ゲート(第4図に示すように)からなる。細密な伝送ゲートの各組は粗の論理アレイ28から発生される制御信号(fsci)により作動される。A/D変換器の動作期間中、任意の或る時間においては唯1組の細密な伝送ゲートが作動されるだけである。細密な伝送ゲート中の一組が作動されると、その組に関連する15個の細密なタップが対応する細密な比較器の入力に結合される。15個の伝送ゲート(TGfi(1−15)を介して順序づけられた構成に従って、同様に順序づけられた比較器の基準入力に結合されることを示すものである。具体的に説明すると、伝送ゲートTGFiをデコーダで制御して、細密なAD変換器に加えられる基準値の範囲が設定されるようにする。tapTC14とTC15における基準電圧の間に入れば、制御信号は、基準値が細密なAD変換器に加えられるように伝送ゲートを条件づける。TGF15は、第4図に示すように、複数の伝送ゲートであり、TGF15に接続される抵抗は、第4図に示すように、複数の抵抗である。換言すれば、本例で、細密なAD変換器に加えられる基準値の範囲は、タップTC14とTC15における電圧により決まる。この範囲(VTC15−VTC14)は等しい15の区分に分割され、伝送ゲートTGF15(正確に言えば、第4図に示す複数の伝送ゲートTGi)を介して細密なADへ変換器の比較器に加えられる。is.第3図に示す、細密な15個(FC1−FC15)の比較器の出力は細密なデコーダ/エンコーダ回路32に接続される。各々の介道な比較器は、2つの入力を有する。1つの入力は各々の伝送ゲートにより結合される15個の選択された細密な基準電圧力の1つに応答する。each.細密な比較器FCiの出力(OFCi)は、第3図の細密な論理アレイ・デコーダ/エンコーダ回路32に供給される。回路32は、4つの下位ビット(LSB)内でサンプリングされている入力電圧の値を示す出力を発生する。細密なAD変換器40は、細密なAD変換器20と同様に構成されるので詳細には説明しない。粗のAD変換器10からの上位ビットは4ビットのラッチ302および306のデータ入力端子に結合される。細密なAD変換器20および40からの下位ビットは、4ビットのラッチ304および308のデータ入力端子にそれぞれ結合される。ラッチ302および304からの4ビットの出力端子は連結され、マルチプレクサ(MUX)310の一方のデータ入力端子Aに伝達される8ビットの信号を形成する。ラッチ306および308からの4ビットの出力端子も連結され、マルチプレクサ310のもう一方のデータ入力端子Bに伝達される8ビットの信号を形成する。マルチプレクサ310のデータ出力端子はAD変換器のディジタル出力端子に結合される。RS型のフリップフロップ(FF)312のセット(S)入力端子に結合される。第2図の波形121に示すように、クロック信号は、ラッチ304および306のラッチ駆動入力端子(en)およびRS型のフリップフロップ312のリセット(R)入力端子に結合される。flip-flop312の出力端子Qはマルチプレクサ310の制御入力端子に結合される。310.合成回路30の動作は、第2図に示す波形を参照することにより容易に理解することができる。アナログ・サンプルAの上位ビットが(時間Bにおいて)変換されると、それらは波形141をラッチ駆動入力に供給することによりラッチ302に保持される。Aの下位ビットが(時間Cにおいて)変換されると、それらは波形121にラッチ駆動入力に供給することによりラッチ304に保持される。terminal型のフリップフロップ312を条件づける。マルチプレクサ310の制御入力端子に供給されるこの論理“0"の信号は、データ入力端子Aにおける信号をデータ出力端子に結合するようにマルチプレクサ310を条件づける。従って、ディジタル・サンプルAが、第2図のディジタル信号シーケンス160に示すように時間Cにおいてディジタル出力端子に発生される。2.アナログ・サンプルBの上位ビットが(時間Cにおいて)変換されると、それらは波形121をラッチ駆動入力に供給することによりラッチ306に保持される。アナログ・サンプルBの下位ビットが(時間Dにおいて)変換されると、それらは波形141をラッチ駆動入力に供給することによりラッチ308に保持される。terminal型フリップフロップ312を条件づける。theデータ入力端子Bにおける信号をデータ出力端子に結合するようにマルチプレクサ310を条件づける。Therefore,ディジタル・サンプルBは、第2図のディジタル信号シーケンス160に示すように、時間Dにおいてディジタル出力端子に発生される。上記のシーケンスが繰り返されると、ディジタル信号シーケンス160が、クロック・サイクル当り1サンプルの割合でディジタル出力端子に発生する。cycle.AD変換器10,20および40として任意の細密に分割する粗および細密なAD変換器を使用することができるが、フラッシュ変換型の細密に分割するAD変換器が最も良い性能を与える。DRAWINGS第1図は、本発明の原理による細かく範囲分けするAD変換器のブロック図である。第2図は、第1図に示すAD変換器の動作を理解するのに役立つタイミング図である。schematically,一部ブロック図で表わしたものである。第4図は、粗な抵抗要素と並列に接続される細密な抵抗器セグメントの詳細な構成図である。第5図は、第1図に示すAD変換器に使用される合成回路のブロック図である。第6図は、従来例の動作波形図である。5......アナログ入力端子、10......粗のアナログ・ディジタル変換器、20......細密なアナログ・ディジタル変換器、30......合成回路、40......細密なアナログ・ディジタル変換器、50......シーケンス制御回路。(nx)の緻密なセグメントを有する細密な抵抗列を含んでいる、特許請求の範囲第1項記載のアナログ・ディジタル変換装置。(integer)個のセグメントに分割され、該x個のセグメントの各々には、直列に接続されたy(整数)個の細密なインピーダンス並列に結合されており、細密なインピーダンスの総数をz(整数)個とすると、z=x・yである、特許請求の範囲第1項記載のアナログ・ディジタル変換装置。comparator。