差Dmaxを超え、期待遷移差△Tiが最小間隔TDmaxを超える状況において、無カバレージ警告が生じる。第2の比較器218の出力論理値がANDゲート222を備えた第3の比較器220の出力論理値の論理的逆数と論理的に「AND演算」されたものである。無カバレージ警告の検出を表示する無カバレージ警告信号は、第2の比較器218の出力論理値がANDゲート224を備えた第3の比較器220の出力論理値と論理的に「AND演算」されたものである。遷移タイムスタンプTiに関連した可変値に置き換えることが可能である。待遷移タイムスタンプTiと共に伝送される。【0079】本発明のさらにもう1つの態様の場合、遠い遷移間のドリフト差を利用して、かなり長い期間にわたるドリフトに関してDUTの試験を行うことが可能である。離隔した入力信号の遷移を表している。ドリフト差試験は、式(1)の公式に基づくものである。ここで、上述のように、tiは、DUTの第iの遷移のタイムスタンプ値を表し、Tiは、第iの遷移の期待タイムスタンプである。上記で用いられているように、Siは第iの遷移のスキュー値であり、Dikは、第iの遷移と遷移i−kの間の第kのドリフト差である。量fdrift(△T)は、遷移間の経過時間の関数としての許容ドリフトである。許容ドリフトfdrift(△T)は、許容ジッタを周波数の関数として指定する、スペクトル・ジッタ仕様に密接に関連している。number)によって表すことができるが、第kの期待遷移差△Tik量の値は、極めて大きくなる可能性がある。【0081】本発明のこの態様の場合、ドリフト不良を検出し、表示するための装置300、300’が得られる。出回路が含まれている。置200に関して上述のものと同じである。待タイムスタンプ・シーケンスを用いる代替装置300’が得られる。装置300’の場合、TIA203及びビット・ストリーム源207は省略される(そのため、図5には、点線のボックスで例示されている)。記のように、装置300、300’は、装置200、200’に関して上述のように、スキュー不良を検出することが可能である。装置200、200’とは異なり、装置300、300’には、さらに、装置200、200’に関して上述のビット不良及び無カバレージ警告回路要素を含む実施態様とは対照的に、ドリフト不良を検出して、表示するドリフト不良回路要素が含まれている。第2の減算器316、及び、メモリ318を含む、許容ドリフトを測定するためのドリフト差回路が含まれている。第1の組をなすラッチ310の第1のラッチ3101は、第1の減算器206の出力から信号を受け入れる。第1のラッチ3101の出力は、第1の組をなすラッチ310の第2のラッチ3102の入力、及び、マルチプレクサ314の第1の入力に接続されている。第2のラッチ3102の出力は、同様に、第3のラッチ3103の入力、及び、マルチプレクサ314の第2の入力に接続されている。力のこの接続パターンは、第kのラッチ310kまで繰り返される。第kのラッチ310kの出力は、マルチプレクサ314の第kの入力に接続されている。全てのラッチ310が、次の遷移事象において刻時される。値Si-kを送り出す。選択されたスキュー値Si-kは、第iのまたは現在のサンプルよりkサンプル前から測定されたスキュー値である。【0083】第2の減算器316の減数入力は、第1の減算器206の出力からスキュー値Siを受け入れる。第2の減算器316の被減数入力は、第1のマルチプレクサ314から出力された選択スキュー値Si-kを受け入れる。第2の減算器316の出力は、遷移iとi−kとの間における第kのドリフト差Dikを表している。第2の減算器316の出力は、メモリ318の入力に接続されている。メモリ318は、式(3)の関数g(・)を表示または提示するルックアップ・テーブルである。メモリ318によって、許容時間間隔g(Dik)に対応する出力が得られる。要素には、さらに、第2の組をなすk個のラッチ312、第2のk対1マルチプレクサ320、及び、第3の減算器322を含む、第kの期待遷移差を測定するための遷移差回路が含まれている。ドリフト不良回路要素には、さらに、第2の比較器324も含まれている。第2の組をなすラッチ312の第1のラッチ3121は、第2のFIFO205の出力から信号を受け入れる。第1のラッチ3121の出力は、第2の組をなすラッチ312の第2のラッチ3122の入力、及び、マルチプレクサ320に対する第1の入力に接続されている。ラッチ/マルチプレクサ入力及び出力のこの接続パターンは、第kのラッチ312kまで繰り返される。第kのラッチ312kの出力は、マルチプレクサ320の第kの入力に接続されている。マルチプレクサ320は、選択入力Kに従ってk個の入力信号の1つを選択し、選択信号、すなわち、k番目前の期待タイムスタンプTi-kを出力ポートから出力する。移タイムスタンプである。【0085】第3の減算器322の減数入力は、第2のFIFO205の出力から期待遷移タイムスタンプTiを受け入れる。第3の減算器322の被減数入力は、第2のマルチプレクサ320のk番目前の期待タイムスタンプTi-kを受け入れる。第3の減算器322の出力は、期待遷移iとi−k間における第kの期待遷移差△Tikを表している。第kの期待遷移差△Tikは、第2の比較器324によって、許容時間間隔g(Dik)を表したメモリ318の出力と比較される。許容時間間隔g(Dik)が式(2)による第kの期待遷移差△Tikを超える場合、第2の比較器324によってドリフト不良の検出を表示するドリフト不良信号が発生する。器または粗TIA202は、測定出力信号における全ての遷移にタイムスタンプを割り当てる。号の全ての遷移が、タイムスタンプを施されるように、また、故意にではなくスキップされることがないように保証するため、出力信号は、最小パルス幅よりも多くサンプリングされる。出力信号に関して非ゼロ復帰(NRZ)信号を仮定すると、これは、最小のビット周期より多くその信号のサンプリングを実施するのが望ましいということになる。サンプリングが出力信号のビット周期につき少なくとも3回実施されれば、より望ましい。【0087】本発明のさらにもう1つの態様では、粗タイムスタンプ発生装置400が得られる。本明細書において「同期式粗タイムスタンプ発生器」と称される装置400のブロック図が例示されている。図6Aのブロック図は、装置400を実施することが可能な方法の一例である。400は、粗TIA202を装置200、200’、300、300’で実施可能な、本発明による方法の1つである。粗タイムスタンプ発生装置400には、複数Mのクロック信号によって刻時される複数Mの発生回路が含まれている(ここで、Mは3以上である)。図6Aには、装置400の望ましい複数M=3の発生回路に関する第1、第2、及び、第3の発生回路が例示されている。発生回路には、同じコンポーネントが含まれており、並列に動作する。発生回路については、組み合わせて後述する。他的ORゲート408、410、412、第2のフリップ・フロップ414、416、418、第3のフリップ・フロップ420、422、424、及び、第4のフリップ・フロップ426、428、430が含まれている。生回路出力を備えている。発生回路の信号入力は、第1のフリップ・フロップ402、404、406のデータ入力に接続されている。発生回路のクロック入力は、第1のフリップ・フロップ402、404、406及び第2のフリップ・フロップ414、416、418のクロック入力に接続されている。第1のフリップ・フロップ402、404、406の出力は、排他的ORゲート408、410、412の第1の入力に接続されている。排他的ORゲート408、410、412の出力は、第2のフリップ・フロップ414、416、418のデータ入力に接続されている。第3のフリップ・フロップ420、422、424のデータ出力は、第4のフリップ・フロップ426、428、430のデータ入力に接続されている。第1の発生回路のクロック入力に加えられる。第3のクロック信号Clk−3が、第3の発生回路のクロック入力に加えられる。回路の第3のフリップ・フロップ422のクロック入力にも加えられる。第2のクロック信号Clk−2は、第3の発生回路の第3のフリップ・フロップ424のクロック入力にも加えられる。第1のクロック信号Clk−1は、発生回路のそれぞれの第4のフリップ・フロップ426、428、430のクロック入力にも加えられる。【0090】第1のクロック信号Clk−1、第2のクロック信号Clk−2、及び、第3のクロック信号Clk−3は、クロック周波数及びクロック周期は同じであるが、互いに、1/Mずつ、すなわち、図6Aに例示の実施態様の場合には、できれば、クロック周期の1/3ずつ時間遅延する。換言すれば、第1のクロック信号Clk−1の立ち上がりエッジは、クロック周期の1/3だけ、第2のクロック信号Clk−2の立ち上がりエッジに先行している。同様に、第2のクロック信号Clk−2の立ち上がりエッジは、クロック周期の1/3だけ、第3のクロック信号Clk−3の立ち上がりエッジに先行している。第1のクロック信号Clk−1、第2のクロック信号Clk−2、及び、第3のクロック信号Clk−3のクロック信号タイミング間の関係が、図6Aに描かれた差し込みボックス440に例示されている。【0091】同期式発生装置400の発生回路は、第1の発生回路の第1のフリップ・フロップ402の出力が第3の発生回路の排他的ORゲート412の第2の入力に接続されるように相互接続されている。路の第1のフリップ・フロップ404の出力は、第1の発生回路の排他的ORゲート408の第2の入力に接続され、第3の発生回路の第1のフリップ・フロップ406の出力は、第2の発生回路の排他的ORゲート410の第2の入力に接続されている。【0092】同期式発生装置400には、さらに、クロック信号Clk−1の周期数をカウントし、そのカウントを含むNビット出力ワードを生成する周期カウンタ432を含む。カウントは、入力信号における遷移に割り当てられるタイムスタンプTSである。第3の入力が第3の発生回路の出力に接続されたORゲート434が含まれている。遷移事象に関する「TE」と呼ばれる出力信号は、ORゲート434の出力によって発生する。【0093】同期式発生装置400には、さらに、チップ・イネーブル入力CEとクロック入力を備えた被刻時レジスタまたはラッチ436が含まれている。チップ・イネーブル入力は、ORゲート434の出力に接続され、第1のクロック信号Clk−1は、クロック入力に加えられる。クロック・レジスタ436は、少なくともN+M個のデータ入力とN+M個のデータ出力を備えている。前述のように、望ましい実施態様の場合、M=3である。力は、第3の発生回路の第4のフリップ・フロップ430の出力に接続されている。TEにおける論理「1」は、装置400による遷移の検出を表している。「1」はレジスタ436を使用可能にする。使用可能になった後の次のクロック・サイクルにおいて、レジスタ436は、そのN+M個の入力に生じるデータを保持し、それから、保持されたデータをそのN+M個のデータ出力に転送する。連したカウント情報に対応するレジスタ436のN個のデータ出力は、各遷移の検出毎に、1回ずつ更新される。「T12」と呼ばれ、第1のクロック信号Clk−1の立ち上がりエッジと第2のクロック信号Clk−2の次の立ち上がりエッジとの間で、遷移が検出されたことを表している。「T23」と呼ばれ、第2のクロック信号Clk−2の立ち上がりエッジと第3のクロック信号Clk−3の次の立ち上がりエッジとの間で、遷移が検出されたことを表している。「T31」と呼ばれ、第3のクロック信号Clk−3の立ち上がりエッジと第1のクロック信号Clk−1の次の立ち上がりエッジの間で、遷移が検出されたことを表している。用して、入力信号Sinの各遷移にタイムスタンプを割り当てることによって、粗遷移タイムスタンプを生成することが可能である。信号T12、T23、及び、T31を利用して決定することが可能である。信号T12、T23、及び、T31は、同期式粗遷移タイムスタンプ発生装置400によって生成されるSPTビットに相当する。装置400は、本明細書において「同期式」と称される。号Clk−3に対して非同期に動作する。本明細書において「非同期式粗タイムスタンプ発生器」と称される装置400’のブロック図が例示されている。400’を実施することが可能な方法の一例である。400’は、さらに、本発明による装置200、200’、300、300’の粗TIA202を実施するもう1つの方法である。非同期式粗タイムスタンプ発生装置400’には、入力信号の遷移によって刻時される複数Mの発生回路が含まれている(ここで、Mは3以上である)。信号入力において入力信号を受信する。回路と、それぞれのクロック信号を備えている。装置400’の発生回路は、同じコンポーネントを含んでいて、並列に動作するが、以下で述べることにする。【0097】非同期式粗タイムスタンプ発生装置400’の発生回路には、それぞれ、被刻時フリップ・フロップ452、454、456、2入力ANDゲート474、476、478、及び、周期カウンタ458、460、462が含まれている。発生回路のクロック入力は、フリップ・フロップ452、454、456のデータ入力、及び、周期カウンタ458、460、462のクロック入力に接続されている。発生回路の信号入力は、フリップ・フロップ452、454、456のクロック入力に接続されている。フリップ・フロップ452、454、456の出力は、2入力ANDゲート474、476、478の第1の入力に接続されている。期カウンタ458、460、462は、周期カウンタ458、460、462のクロック入力に加えられるクロック信号の周期数をカウントし、そのカウントを含むNビットの出力ワードを周期カウンタ出力から発生する。このカウントは、最終的には入力信号Sinの遷移に割り当てられるタイムスタンプTSである。【0098】第1の発生回路のフリップ・フロップ452の出力は、第3の発生回路のANDゲート478の第2の入力に反転して接続される。第2の発生回路のフリップ・フロップ454の出力は、第1の発生回路のANDゲート474の第2の入力に反転して接続される。第3の発生回路のフリップ・フロップ456の出力は、第2の発生回路のANDゲート476の第2の入力に反転して接続される。