信号試験のタイムスタンプ・シーケンスが解析される。用して、特定のドリフト・スペクトルを生成することが含まれる。単一信号試験に必要とされるのは単一TIAだけである。【0046】代替実施態様の場合、検査ステップ114’には、DUTのいくつかの出力ピンで同時に生じるいくつかの被試験信号から生成される、いくつかのタイムスタンプ・シーケンスの検査が必要になる。場合によっては、検査ステップ114’は、測定タイムスタンプ・シーケンスの1つから期待タイムスタンプ・シーケンスを導き出し、その期待タイムスタンプ・シーケンスを利用して、トリガの働きをさせることによって容易になることもある。検査ステップ114’において2つ以上の出力信号が必要とされる場合、「複数信号タイミング試験」と呼ばれることもある。入力信号を繰り返し加えて、出力信号のそれぞれを順次測定することによって、クロス・ピン・タイミング試験に単一TIAを利用することが可能になる。殺できるようにするのが望ましい。力信号に専用の独立したTIAを使うことができれば、さらに望ましい。【0047】一般に、高正確度のTIAは、タイミング試験実施ステップ110の単一信号と複数信号の両方のタイミング試験に利用される。タイミング測定の不可欠の要素として、通常、タイミング差の計算が必要とされるので、TIAの正確さ及び精度が、問題となる試験の正確さ及び精度に直接影響を及ぼすことになる。験仕様の細部を考慮して、必要とされるTIAの精度及び正確さが容易に求められるであろう。【0048】遷移タイムスタンプ・シーケンスを利用したタイミング測定は、好都合なことに、極めてフレキシブルである。験の実施ステップ110における試験の処理時間の短縮が促進される可能性がある。【0049】タイミング試験の実施ステップ110における処理時間は、上述のように、全数の遷移のうちのサブセットに相当するタイムスタンプ・シーケンスを生成することによって、生成ステップ112において最小にすることが可能である。要がないということである。DUTのシミュレーションに基づいて、最悪の場合のタイミングに対応する遷移サブセットを選択することが可能である。悪の場合の遷移に対応する遷移だけしか含まれていない。従って、遅すぎて、全ての遷移のタイムスタンプを正確に生成することができないTIAを、それにもかかわらず、タイミング試験の実施ステップ110に用いることが可能になる。【0050】ビット・レベル試験の実施ステップ120には、遷移タイムスタンプの測定ステップ122が含まれている。測定ステップ122では、1つ以上のTIAを利用して、1つ以上の出力信号を測定し、1つ以上の測定タイムスタンプが生成される。ビット・レベル試験の実施ステップ120は、図2Cに例示のように、方法120として別個に実施することが可能である。験の実施ステップ120に関する説明は、実施方法120についても同じである。【0051】DUTのビット・レベル試験の実施ステップ120によれば、DUTの試験を受ける各測定信号または試験を受ける信号に関する遷移タイムスタンプが得られる。試験を受ける各信号毎に生じる遷移タイムスタンプは、互いに独立している可能性があり、そうした場合が多い。成することが可能である。1つ以上のTIAを利用して、ビット・レベル試験の実施ステップ120において遷移タイプスタンプが得られるようにすることが可能である。【0052】タイミング試験の実施ステップ110において得られる遷移タイムスタンプ・シーケンスとは異なり、ビット・レベル試験の実施ステップ120によれば、試験間隔または所要時間の間に出力信号に生じる全ての遷移のタイムスタンプが得られるのが望ましい。合なことには、実施ステップ120のタイムスタンプの正確さ及び精度は、実施ステップ110ほど優れたものである必要がない。実際、実施ステップ120におけるタイムスタンプの分解能は、試験受ける信号の最小ビット周期の1/2未満の分解能を備えていさえすればよい。従って、実施ステップ120に利用されるTIAは、今後、「粗TIA」と呼ぶことにする。【0053】粗TIAの分解能は、期待最小パルス幅または最小ビット周期の1/3以下である。能の選択は、2つの制約条件に基づいて行われる。第1に、等しいタイムスタンプが2つの異なる遷移に割り当てられるのを回避するため、あるいは、遷移の見落としを回避するため、分解能は期待最小パルス幅より短いのが望ましい。対応する期待ビットと実際には異なるビット)を表示する遷移と、生じるのが速すぎるか、遅すぎる遷移を識別するため、分解能は、ビット周期の1/2未満が望ましく、ビット周期の1/3以下であればさらに望ましい。期待最小パルス幅(またはビット周期)の1/3以下の望ましい分解能を選択するのが、正しい選択である。実際の実施例に関して必ずしも過度な要求ではない。別することが可能になる。タイムスタンプに関してより精密な分解能を選択すると、後続遷移間の許容ドリフトをさらに増大させることが可能になる。【0054】TIA分解能が最小ビット周期の1/3である場合、粗TIAは、出力信号の全ての遷移に対して明白なタイムスタンプを生成することが可能になる。共通タイミング・クロックに基づくことが可能である。連しないこともあり得る。待データの正確さを長期にわたって保証するのに役立つ。タイムスタンプの生成がクロックに依存しないことがあるかもしれない。【0055】ビット・レベル試験の実施ステップ120のタイムスタンプには、被試験信号10に関するシーケンス12として図1に例示のように、開始値と、それに後続する、シーケンスをなすタイムスタンプ数値の1つ以上を含むことが可能である。上を含むことが可能である。【0056】代替タイムスタンプ・シーケンス形式14の場合、被試験信号10は、タイミング・クロックに従って一定の間隔でサンプリングされ、各間隔内における遷移の有無に注意して、これを記録することが可能である。示するフラグ値アレイが含まれる。器を利用して、測定遷移フラグ・シーケンスを生成することが可能である。他のタイムスタンプ・シーケンス・フォーマットを考案することが可能である。全てのこうしたタイムスタンプは、本発明の範囲内に含まれる。【0057】ビット・レベル試験の実施ステップ120には、さらに、測定タイムスタンプと期待タイムスタンプの比較ステップ124が含まれる。比較ステップ124は、タイムスタンプ毎に、または、シーケンス・レベルで実施することが可能である。シーケンス・レベルの場合、測定タイムスタンプ・シーケンスは、期待タイムスタンプ・シーケンスと比較される。比較ステップ124は、タイムスタンプ毎に実施されるのが望ましい。望ましい実施態様の場合、測定タイムスタンプは、測定ステップ122を実施し、すぐ後に、対応する期待タイムスタンプとの比較ステップ124を実施して生成される。移毎に繰り返し反復される。【0058】比較ステップ124を利用して、DUTが仕様に従って動作しているか否かの判定が行われる。単純な形式の場合、比較ステップ124では、基本的に、全ての期待遷移が測定遷移タイムスタンプ・シーケンスに含まれるか否かが判定される。【0059】測定タイムスタンプと期待タイムスタンプの比較ステップ124における、最も基本的な比較の1つは、開始値、及び、測定シーケンスと期待シーケンスの後続遷移間の全ての時間間隔が、TIA分解能(例えば、ビット周期の1/2未満)内において等しいか否かの判定である。開始値が一致し、後続遷移タイムスタンプ間の全ての時間間隔が一致する(例えば、≦1/3が望ましい)、タイムスタンプ・シーケンスは、DUTが機能を果たすと表示する。全てのビットが、全く期待通りに受信され、2つの連続した遷移間におけるインクリメンタル・ドリフトまたはドリフト差が、TIA分解能未満であることが明らかにされる。【0060】しかし、2つの極めて遠い遷移間における許容ドリフト差が、TIA分解能を超える(例えば、ビット周期の1/3のTIA分解能の場合、ビット周期の1/3を超える)場合、ビット・レベル試験の実施ステップ120は、同じ値のNの中間長ビット、または、N−1の長いビット、または、同じ値のN+1の短いビット間において弁別を行うという困った事態に見舞われる。弁別される可能性がある。弁別を保証できない稀な場合には、詳細に後述するように、「無カバレージ警告」を生成することもできるし、あるいは、許容ドリフト・マージンがTIA分解能に達するまでに、強制的に遷移させるように、DUTの設計に修正を加えることが可能な場合もある。比較以外に、本発明に従って、いくつかの特定のビット・レベル試験に関連したいくつかの特定の比較を実施することにより、いくつかの異なるタイプの潜在的不良を検出することが可能である。良」、「ビット不良」、及び、「ドリフト不良」の存在を表示することが可能である。【0062】図3Aには、スキュー不良を検出するための比較ステップ124’のフローチャートが例示されている。比較ステップ124’には、スキュー値を計算するステップ124a’が含まれている。算ステップ124a’には、期待タイムスタンプと測定タイムスタンプの差の計算が含まれている。第iの遷移に対応する第iのタイムスタンプtiを備えた測定タイムスタンプ・シーケンスについて考察してみることにする。対応する第iのタイムスタンプTiを備えた期待タイムスタンプ・シーケンスが存在するものと仮定する。計算ステップ124a’において、tiからTiを引くと、第iのスキューSiが得られる。ステップ124’には、さらに、スキューSiと指定の最大スキュー値Smaxを比較する比較ステップ124b’が含まれている。スキューSiの絶対値が最大スキューSmaxを超えると、スキュー不良が表示される。当業者であれば、DUT仕様が与えられると、あまり実験をしなくても、適合する最大スキューSmaxを容易に導き出すことができるであろう。【0063】図3Bには、ビット不良を検出するための比較ステップ124’’のフローチャートが例示されている。この比較ステップ124’’には、スキュー値の計算ステップ124a’’が含まれている。スキュー値の計算ステップ124a’’には、期待タイムスタンプ・シーケンスのタイムスタンプTiと測定タイムスタンプ・シーケンスのタイムスタンプtiの差を計算して、スキュー値Siを生成することが含まれている。計算ステップ124a’’は、計算ステップ124a’とほぼ同じである。比較ステップ124’’には、さらに、スキュー値Siから前スキュー値Si-1を引くことによってドリフト差Di(すなわち、最後の遷移以降のインクリメンタル・ドリフト)を生成するステップ124b’’が含まれている。比較ステップ124’’には、さらに、ドリフト差Diと最大許容差Dmaxを比較するステップ124c’’も含まれている。【0064】望ましい実施態様の場合、最大許容差Dmaxがタイムスタンプ分解能から決定されるので、間違ったビットを許容ドリフトから弁別することが可能である。満であることが望ましい。換言すれば、最大許容差Dmaxは、TIAまたはタイムスタンプの分解能に等しいか、または、タイムスタンプ分解能の整数倍に等しいことが望ましい。ビット周期当たり3つのサンプルを利用する場合には、最大許容差Dmaxは1/3に等しいことが望ましく;ビット周期当たり7つのサンプルを利用する場合には、最大許容差Dmaxは3/7に等しいことが望ましく;ビット周期当たり8つのサンプルを利用する場合には、最大許容差Dmaxは3/8に等しいことが望ましい。【0065】もう1つの実施態様の場合、最大許容差Dmaxは、可変であり、ビット毎に、あるいは、サブビット毎にさえ変更することが可能である。容差Dmaxは、特定のビット・セットに遭遇するまで、10ビット周期に等しくなるように設定することが可能である。差Dmaxは、例えば、1/3ビット周期といった、異なる値に設定することが可能である。合、最大許容差Dmaxは、各ビット周期毎に異なる値に設定される。1つの例では、Dmaxは、タイムスタンプの分解能に等しい比率で変更される。待遷移差△Tiの計算ステップ124d’’が含まれている。遷移差は、期待タイムスタンプ・シーケンスの第iのタイムスタンプTiと期待タイムスタンプ・シーケンスの前タイムスタンプTi-1との差である。間隔TDmaxとの比較ステップ124e’’が含まれている。最小間隔TDmaxは、当業者によってDUT仕様から容易に求められる。【0067】比較ステップ124’’には、さらに、ビット不良が表示されるか否かの判定ステップ124f’’も含まれている。大許容差Dmaxを超え、期待遷移差△Tiが、最小間隔TDmax未満の場合、比較ステップ124’’によってビット不良が表示される。【0068】図3Cには、無カバレージ警告が表示される状況を検出するための比較ステップ124’’’のフローチャートが例示されている。本質的に、無カバレージ警告が表示される間隔において不良が生じる場合には、不良を検出することができない(すなわち、不良を見落とす可能性がある)という警告である。比較ステップ124’’’には、期待タイムスタンプ・シーケンスのタイムスタンプTiと測定タイムスタンプ・シーケンスのタイムスタンプtiの差を計算して、スキュー値Siを計算するステップ124a’’’が含まれている。計算ステップ124a’’’は、計算ステップ124a’及び124a’’とほぼ同じである。比較ステップ124’’’には、さらに、ドリフト差Diの生成ステップ124b’’’、及び、ドリフト差Diと最大許容差Dmaxの比較ステップ124c’’’が含まれている。比較ステップ124’’’には、さらに、期待遷移差△Tiの計算ステップ124d’’’、及び、期待遷移差△Tiと最小間隔TDmaxの比較ステップ124e’’’が含まれている。ステップ124b’’’、124c’’’、124d’’’、及び、124e’’’は、それぞれの、比較ステップ124’’のステップ124b’’、124c’’、124d’’、及び、124e’’とほぼ同じである。比較ステップ124’’’には、さらに、無カバレージ警告が表示されるか否かの判定ステップ124f’’’も含まれている。比較ステップ124’’’によって、無カバレージ警告が表示される。【0069】図3Dには、ドリフト不良を検出するための比較ステップ124’’’’のフローチャートが例示されている。比較ステップ124’’’’には、期待タイムスタンプ・シーケンスのタイムスタンプTiと測定タイムスタンプ・シーケンスのタイムスタンプtiの差を計算して、スキュー値Siを計算するステップ124a’’’’が含まれている。計算ステップ124a’’’’は、上述の計算ステップ124a’及び124a’’とほぼ同じである。比較ステップ124’’’’には、さらに、第kのドリフト差Dikの計算ステップ124b’’’’が含まれている。第kのドリフト差Dikは、第iのスキュー値Siとk番目前のスキュー値Si-kとの差であり、最後のk個の遷移におけるインクリメンタル・ドリフトを表している。比較ステップ124’’’’には、さらに、実際のドリフトを許容するのに必要な許容時間間隔g(Dik)の計算ステップ124c’’’’が含まれている(ここで、g(・)は詳細に後述する方程式(3)及び(4)によって示される関数である)。比較ステップ124’’’’には、さらにまた、k番目前の遷移に関する第kの期待遷移差△Tikの計算ステップ124d’’’’も含まれている。第kの期待遷移差△Tikは、第iの期待タイムスタンプTiとk番目前の期待タイムスタンプTi-kとの差である。比較ステップ124’’’’には、さらにまた、ドリフト不良が表示されるか否かの判定ステップ124e’’’’も含まれている。遷移差△Tikを超えると、比較ステップ124’’’’によって、ドリフト不良が表示される。力信号からタイムスタンプを生成し、出力信号に関する期待タイムスタンプと比較する装置200、200’が得られる。図4には、本発明の装置200、200’のブロック図が例示されている。装置200には、第1の粗TIA202、及び、第1の先入れ先出し(FIFO)204メモリまたはバッファが含まれている。粗TIA202は、測定遷移タイムスタンプtiを出力信号において検出される各論理遷移に割り当てるが、ここで、iは、タイムスタンプ値の索引である。ある特定の遷移が発生した粗時間を含むだけではなく、粗TIA202によって生成されるタイムスタンプtiには、TIA202が、1ビット周期内における複数遷移の存在を表示するためにセットすることが可能な複数ビットも含まれる。少なくとも2ビットを利用して、ビット周期の第1または第2の部分における遷移の存在が表示される。移ビット」または単純に「SPTビット」と呼ばれる。理装置によって必要とされるまで、TIA202によって生成される遷移タイムスタンプ値の1つ以上を先入れ先出し式に一時記憶する。【0071】装置200には、さらに、第2の粗TIA203、第2のFIFO205、及び、ビット・ストリーム源207が含まれている。毎に、期待タイムスタンプTiを生成する(ここで、iはタイムスタンプ値の索引である)。第2のFIFO205は、TIA203によって生成された遷移値の1つ以上を先入れ先出し式に一時記憶する。号は、DUTに関する情報から生成され、適正に動作するDUTによって生じるはずの信号を表している。ビット・ストリーム源207は、従来のATEの一部である場合が多い。合、第2のTIA203が省略され、期待ビット・ストリームが期待タイムスタンプ・シーケンスに置き換えられている。このため、図4には、TIA203及びビット・ストリーム源207が点線のボックスで例示されている。典型的なATEまたは同様のテスト・システムの場合、期待ビット・ストリームは、試験前に生成され、メモリに記憶される。合、期待遷移タイムスタンプ・シーケンスまたは期待ビット・ストリームは、代わりに、ATEメモリに記憶される。当業者には容易に明らかになるように、装置200、200’のこれら2つの実施態様のうち、装置200’のほうが、任意のディジタル波形を表すことができ、ビット周期の等しいビット・ストリームとして定義されるディジタル信号に制限されないので、幾分一般的であり、より有能である。不良検出回路が含まれている。算器206の被減数入力に転送される。装置200、200’の望ましい実施態様の場合、タイムスタンプ値は、2つの部分、すなわち、タイミング・クロック・サイクル数のカウントに基づく第1の部分と、クロック・サイクル内の遷移位置を符号化した第2の部分に分割される。期待タイムスタンプ値Tiを測定タイムスタンプ値tiから引くと、スキュー値Siまたは第1の減算器206の出力における2つのタイムスタンプ間の全スキュー(すなわち、Si=ti−Ti)に関する値が得られる。出を表示するエラー信号スキュー不良を発生する。易に導き出される値である。理を実施するのに十分であるが、遷移間の平均時間でしかない時間が経過すると(オーバフローを阻止するため)、次の遷移事象が発生する。次の遷移事象によって、ビット不良回路及び無カバレージ警告回路のレジスタが刻時され、FIFO205の項目がクリアされる。FIFO204の現項目が、1つのSPTビット・セットだけしか備えていない場合、FIFO204の現項目もクリアされる。合、次の遷移タイムスタンプが生成され、タイムスタンプは、FIFO204からクリアされない。FIFO204の項目は、最後の遷移が比較に用いられた後、最後にクリアされることになる。路、無カバレージ警告検出回路、及び、1対のANDゲート222、224も含まれている。【0074】ビット不良回路には、第1のラッチまたはレジスタ210が含まれており、無カバレージ警告回路には、第2のラッチまたはレジスタ212が含まれている。第1のラッチ210は、第1の減算器206の出力に接続された入力を備えており、遷移トリガが生じる毎に、全スキューSiを記録して、保持する。期待タイムスタンプTiを記録して、保持するようになっている。第2のラッチ212の出力は、前期待タイムスタンプTi-1である。器214が含まれており、無カバレージ警告回路には、さらに、第3の減算器216が含まれている。第1のラッチ210から前回のスキュー値Si-1を受信する。第2の減算器214は、スキュー値Siから前回のスキュー値Si-1を引いて、第2の減算器214の出力におけるドリフト差Di(すなわち、図3B及び図3Cに示されたドリフト差)が得られるようにする。第2のラッチ212から前回の期待タイムスタンプTi-1を受信する。第3の減算器216は、期待タイムスタンプTiから前回の期待タイムスタンプTi-1を引いて、第3の減算器216の出力における期待遷移差△Ti(すなわち、図3B及び図3Cの解説からの)が得られるようにする。器218が含まれており、無カバレージ警告回路には、さらに、第3の比較器220が含まれている。器218は、第2の減算器214からのドリフト差Diと最大許容差Dmaxを比較する。値が最大許容差Dmaxを超えると、第2の比較器218は、出力から論理高値を送り出す。別様であれば、第2の比較器218の出力は論理低である。第3の比較器220は、第3の減算器216からの期待遷移差△Tiと、ドリフト差Diが最大許容差Dmaxに達するか、または、それを超えるのを許容できる最小間隔TDmax値とを比較する。x値を超えると、第3の比較器220は、論理高を送り出す。最大許容差Dmaxは、上述のようにTIAの分解能によって決まる。最小ビット周期の3倍の粗TIAサンプリングが利用される場合、最大許容差Dmaxの値は、最小ビット周期の1/3が望ましい。号に関する仕様から導き出される。