上述の3つのクロック信号Clk−1、Clk−2、Clk−3は、非同期式タイムスタンプ発生装置400’に用いられる。号Clk−1は、第1の発生回路のクロック入力に加えられる。回路のクロック入力に加えられ、第3のクロック信号Clk−3は、第3の発生回路のクロック入力に加えられる。第3の発生回路の周期カウンタ462は、第3のクロック信号Clk−3における周期数をカウントする。回路のそれぞれの周期カウンタ458、460、462に関する現周期カウントが、発生回路のそれぞれの出力から組をなすNの信号線に出力されるが、1組の線は、それぞれ、カウンタ458、460、及び、462のそれぞれに関連している。力を備えた、被刻時レジスタまたは並列ラッチ464が含まれている。入力信号Sinは、クロック入力に加えられ、レジスタ464の刻時に利用される。クロック・サイクル中、レジスタ464は、その3N個の入力に生じるデータを保持し、それから、その3N個のデータ出力に保持されたデータを転送するが、この場合、データは、次のクロック・サイクルまで保持される。生回路の周期カウンタ458のN個の出力線は、レジスタ464の第1の組をなすN個の入力に接続されている。第3の発生回路の周期カウンタ462のN個の出力線は、レジスタ464の第3の組をなすN個の入力に接続されている。第1のNビット並列ANDゲート466、第2のNビット並列ANDゲート468、及び、第3のNビット並列ANDゲート470、及び、3入力Nビット並列ORゲート472が含まれている。Nビット並列ANDゲート466、468、470は、それぞれ、N+1個の入力と、N個の出力を備えている。「ゲート」入力であり、残りのN入力は、データ入力である。ゲート入力は、それぞれ、発生回路の出力の異なる1つに接続されている。ゲート入力の論理「1」によって、データ入力にあるデータをデータ出力に渡すことが可能になる。ゲート入力の論理「0」によって、データの受け渡しが阻止され、Nのデータ出力が全て強制的に論理「0」状態にされる。3入力Nビット並列ORゲート472は、3組のN入力及びN個の出力を備えている。3入力Nビット並列ORゲート472によって生じる出力論理状態は、3組のN入力の論理「OR」である。N個の出力の第1の出力は、論理「OR」または3組の入力のそれぞれにおける第1の入力に相当する。様に、N個の出力の第2の出力は、3組の入力のそれぞれにおける第2の入力の論理「OR」に相当し、...以下同様。【0102】図6Cには、Nビット並列ANDゲート466、468、470の可能性のある実現例の1つに関する概略ブロック図が例示されている。図6Cに例示のNビット並列ANDゲートには、ある数量Nの2入力ANDゲート492が含まれている。Nビット並列ANDゲート466、468、470のゲート入力は、2入力ANDゲート4921→Nのそれぞれの第1の入力に接続される。ANDゲート466、468、470のNデータ入力の第1の入力は、第1の2入力ANDゲート4921の第2の入力に接続される。ANDゲート466、468、470のNデータ入力の第2の入力は、第2の2入力ANDゲート4922の第2の入力に接続され、...最後に、第Nのデータ入力が第Nの2入力ANDゲート492Nの第2の入力に接続される。第1の2入力ANDゲート4921の出力は、Nビット並列ANDゲート466、468、470のNデータ出力の第1の出力に接続される。第2の2入力ANDゲート4922の出力は、Nデータ出力の第2の出力に接続され、...最後に、第Nの2入力ANDゲート492Nの出力が、Nビット並列ANDゲート466、468、470の第Nのデータ出力に接続される。【0103】図6Dには、3入力Nビット並列ORゲート472の可能性のある実現例の1つに関する概略ブロック図が例示されている。図6Dに例示の3入力Nビット並列ORゲート472には、数量Nの3入力ORゲート494が含まれている。第3の入力に接続されている。第1の3入力ORゲート4941の出力は、3入力Nビット並列ORゲート472のNデータ出力の第1のデータ出力に接続されている。同様に、第2の3入力ORゲート4942の出力は、Nデータ出力の第2のデータ出力に接続され、...以下同様。【0104】図6Bを再度参照すると、レジスタ464の第1の組をなすN出力は、第1のNビット並列ANDゲート466のNデータ入力に接続されている。列ANDゲート468のNデータ入力に接続され、レジスタ464の第3の組をなすN出力は、第3のNビット並列ANDゲート470のNデータ入力に接続されている。第1のNビット並列ANDゲート466のN出力は、3入力Nビット並列ORゲート472の第1の組をなすN入力に接続されている。【0105】第1のNビット並列ANDゲート466のゲート入力は、第2の発生回路のANDゲート476の出力に接続されている。第2のNビット並列ANDゲート468のゲート入力は、第3の発生回路のANDゲート478の出力に接続され、第3のNビット並列ANDゲート470のゲート入力は、第1の発生回路のANDゲート474の出力に接続されている。本発明の非同期式遷移タイムスタンプ発生装置400’によって発生するタイムスタンプを表す信号TSを伝える。遷移事象は、単なる入力信号Sinである信号TEの遷移によって認識することが可能である。路のANDゲート474の出力によって生じる信号T12は、第1のクロック信号Clk−1の立ち上がりエッジと第2のクロック信号Clk−2の次の立ち上がりエッジの間に生じる遷移の検出を表示する。路のANDゲート476の出力によって生じる信号T23は、第2のクロック信号Clk−2の立ち上がりエッジと第3のクロック信号Clk−3の次の立ち上がりエッジの間に生じる遷移の検出を表示する。路のANDゲート478の出力によって生じる信号T31は、第3のクロック信号Clk−3の立ち上がりエッジと第1のクロック信号Clk−1の次の立ち上がりエッジの間に生じる遷移の検出を表示する。号TS、T12、T23、T31、及び、TEで伝送される出力データが、第1、第2、または、第3のクロックに同期しない点を除けば、同期式遷移タイムスタンプ発生装置400の動作と似ている。ほとんどの用途において、同期式遷移タイムスタンプ発生装置400が望ましい。生するSPTビットに相当する。遷移タイムスタンプを利用して、ディジタル装置を試験するための新規の方法100、124’、124’’、124’’’、124’’’’、及び、装置200、200’、300、300’、400、及び、400’についての解説は、以上の通りである。上述の実施態様は、本発明の原理を明らかにする多くの特定の実施態様のいくつかを例示しただけのものにすぎない。当業者であれば、本発明の範囲を逸脱することなく容易に他の多くの構成を考案することができるのは明らかである。形との二重性を例示した図である。【図2A】本発明の被試験デバイス(DUT)を試験する方法のフローチャートである。【図2B】本発明のタイムスタンプ・シーケンスを利用してタイミング試験を実施する独立した方法のフローチャートである。【図2C】本発明のタイムスタンプを利用してビット・レベル試験を実施する独立した方法のフローチャートである。【図3A】スキュー不良を検出して、表示する、図2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図3B】ビット不良を検出して、表示する、図2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図3C】無カバレージ警告を検出して、表示する、図2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図3D】ドリフト不良を検出して、表示する、図2A及び2Cの本発明による比較ステップの実施態様の1つに関するフローチャートである。【図4】本発明に従ってタイムスタンプ・シーケンスを生成し、比較するための装置の概略ブロック図である。【図5】本発明に従ってスキュー不良及びドリフト不良を検出するための装置の概略ブロック図である。置の概略ブロック図である。装置の概略ブロック図である。【図6C】図6Bに例示の装置に用いられるNビット幅ゲート制御選択回路の概略ブロック図である。【図6D】図6Bに例示の装置に用いられる3×N「OR」構造の概略ブロック図である。備えている、請求項1に記載のビット・レベル試験を実施するための装置。含まれる、請求項1または2に記載のビット・レベル試験を実施するための装置。含まれる、請求項1から3のいずれか一項に記載のビット・レベル試験を実施するための装置。