信号を評価するのに使用される。方法100は、デバイスからの信号に対して、タイミング試験を実施するステップ110と、ビット・レベル試験を独立に行うステップ120と、を含む。タイミング試験及びビット・レベル試験は、並行して行うこともできる。ビット・レベル試験は、信号における遷移に関する粗タイムスタンプを測定し(122)、測定された粗タイムスタンプを期待タイムスタンプと比較してデバイスが仕様を満足するか否かを判定する(124)ことを含む。装置および方法は、スキュー不良検出、ビット不良検出、無カバレージ警告検出および/またはドリフト不良検出を含むことができる。器に関するものである。本発明は、データとマスタ・クロックの間に潜在的に大きいスキューまたは遅延を生じる可能性のある複雑なシステム及び集積回路の試験に関するものである。化し続けており、ますます複雑になっている。複雑さが増すのに付随して、一様なチップ・ワイドまたはシステム・ワイドのクロック信号を利用したり、あるいは、それに徹底して固執することは少なくなっている。有のクロック信号分配遅延及び関連する非確定的信号・クロック間スキューが、ICまたはシステムの設計において考慮される。したシステムの開発中に、ただ単に予測される非確定的遅延及びスキューの許容差をシステム設計に「組み込む」だけのことである。容差を組み込むことによって、システムは遅延及びスキューが存在しても適正に機能することが可能になる。号線またはストローブ線を含むことによって、データ及びクロックまたはストローブが被る時間遅延が同等になるように保証することが可能なものもある。データと共にストローブの経路指定を施すことは、信号源同期バス設計と呼ばれる場合もある。信号源同期バス設計において、ICの局部サブシステムは、バス・クロック信号またはストローブからクロック信号またはタイミング情報を取り出す。従って、個別サブシステムは、マスタ・クロックとの同期が不十分になる場合が多いが、データ・バス経路指定の遅延効果に対しては動作上の意味合いにおいてほとんど感応しない。このアプローチについては、サブシステムが、ストローブを発生して、有効データがバスに送り出されたことを他のサブシステムに伝えることができるようにすることで、ICの個別サブシステム内における処理遅延差も考慮に入れることが可能な場合も多い。技法の他の例では、タイミング及び/またはビット・レベル同期が、データ自体によって得られるか、または、データそれ自体に組み込まれている。このアプローチの一例が、RS−232Cのような、いわゆる非同期通信チャネルにおいて見出される。タイミング情報がデータによって得られるか、または、データに埋め込まれている場合、サブシステムは、サブシステムに到着するデータから局部クロックを取り出す。recovery)回路がスキューに追従するので、データが被る非確定的時変スキューは、それによってほぼ無関係になる。【0005】さらに、複雑なシステム及びICの中には、クロック・レートが変動する複数クロックが用いられるものもある。複数クロック・ドメインICと呼ばれる場合が多い。ICにおいて複数クロックを利用すると、ビット・レベルの非確定的挙動を生じさせることがある。システムまたはIC設計においては、適正な動作を可能にする非確定的ビット・レベル性能の潜在的可能性が考慮される。ICまたはシステム全体を通じて、共通クロックが利用される場合でも、最新の複雑なICは、IC内のさまざまなポイントにおけるクロック信号間の比較的大きい差または「スキュー」に耐え、それを予測しさえするように設計される場合が多い。【0006】非確定的スキューの存在及び大きいスキューに耐えるように設計されたチップと、市場におけるIC及びシステムのコスト低下圧力が結びついて、あるスキュー範囲に対する許容性をIC設計及び試験に組み込むことが必要になっている。複雑性が増すと、ついには、IC及びICを利用するシステムは、チップ・ワイドまたはシステム・ワイドのクロックとこれらのIC及びシステムによって生成されるディジタル・データとの位相関係において全体的な低下を示すことになるという傾向がある。【0007】データとクロックとの位相関係の厳格さが弱まり、あるいは、緩む傾向によって、デバイス及びシステムの試験に関する重大な問題が生じる可能性があり、生じることになる。これらの問題が最も明らかになるのは、自動試験装置(ATE)を用いて最新システム及びICを試験する場合である。他の手段による試験は、データとクロックとの位相関係が弱まることによって悪影響を受ける可能性もある。慮を誤っただけのために、設計仕様に従って実際に機能しているデバイスを不合格にすることになる。察してみることにする。入力データが、被試験デバイス(DUT)の入力に加えられる。理し、マスタ・クロックを用いてATEによってサンプリングされる出力データを発生する。一般に、サンプル値データと期待データを比較して、そのデバイスの動作が適正か否かが判定され、デバイスが仕様を満たしているかが検証される。【0009】従来、ATEは、ある特定の論理レベルの出力が期待される時間窓の開始及び終了時に、出力データのストローブ及びサンプリングを試みる。ストローブされた論理レベルが期待通りでない場合、タイミング・エラーまたはビット・エラーが発生したものと結論づけられる。エラーがタイミングに関連したものか、あるいは、ビットに関連したものかを明らかにするには、一般に、期待レベルを知らなければならない。常、従来のテスト・システム及び技法におけるビット・レベル試験とタイミング試験とは明白な区別がない。【0010】あいにく、DUT内における内部クロック分配及び処理遅延の変動のために、DUT出力データと共通クロックとの間の非確定的/非繰り返し性スキューが増大するので、ATEによって収集されるサンプル値データの妥当性が低下することになりがちである。縮されるため、状況が悪化するだけである。最終的には、スキューが極めて過酷になるため、ATEは適正に機能しているDUTをどれもこれも不合格にすることになる。造歩留まりが低下し、ICコストが上昇することになる。【0011】いくつかの技法を用いて、自動化試験に関するクロック・スキューの影響が軽減される。ある技法では、ある特定のDUTの同じ試験が、固定チップ・ワイド・クロックで複数回数にわたって実施される。クロックは、DUTによって出力されるデータがサンプリングまたは測定される各クロック周期内にサンプル時間を設定する、サンプリング周波数として用いられる。案では、出力データのサンプリングが、いくつかの連続した試験のそれぞれにおけるクロック周期内のさまざまな異なるサンプル時間に実施される。目標は、DUTクロックとサンプル時間との位相関係に関係なく、各出力データビット毎に少なくとも1つの有効サンプルを取得することである。複数試験のそれぞれにおいて発生するエラー・マップを検査して、一連の複数試験中に少なくとも1回、全てのテスト・ベクトルにおいて全ての信号が合格したか否かが確認される。一般に、第1のビットが第1のテスト・ベクトルにおいて合格し、同時に、第2のビットが第2のテスト・ベクトルにおいて合格しても十分ではないという点に留意されたい。両方のビットが、同じベクトルで合格しなければならない。取り扱いが難しいといった点がある。再同期化回路は、ATEで発生するマスタ・クロックとDUTで発生するサンプル値データとの間のいかなる種類のスキューも補正しようとする。同期化回路の利用に関する問題には、タイミング試験及びDCパラメータ試験のためにバイパス・リレーを必要とするため、DUTインターフェイス・ボードの信頼性が低下し、信号の完全性問題が導入される可能性が生じるといった点がある。路を利用すると、こうした回路設計に関連したさらなる努力が必要になる。化回路を利用することに関連した代替技法は、ATEにできるだけ一般的な再同期化回路を組み込むことである。可能ではないにしても、困難である。定の状況において、DUTインターフェイス・ボードまたはATEに追加される回路を利用して、通信チャネル・ディバイス自体によって行われるのとほぼ同じやり方で、タイミング情報を抽出することが可能である。この種の回路は、クロック再生またはクロック同期化回路と呼ばれる場合が多い。判然としない欠陥のあるDUTが存在する場合には、クロック再生回路自体が、DUTに故障があるか否かを明確に判定するのに十分な信頼に足る働きができない可能性もある。生する被試験出力データまたは信号との間における、いわゆる、「許容」スキュー、とりわけ、非確定的スキューまたはドリフトに対してテスト・システムが感応しないようにするATEまたは関連テスト・システムを利用して、デバイスの試験を実施するための方法及び装置を提供することにある。可能なこうした方法及び装置を提供することにある。発明のさらにもう1つの目的は、チップ・レベル試験からシステム・レベル試験の範囲にわたる試験に適用可能なこうした方法及び装置を提供することにある。複雑なディジタルIC及びシステムの試験に対する長年にわたる要求を解決することにある。被試験デバイスに対してディジタル波形試験を実施するための新規の方法及び装置が得られる。験の範囲にわたる、多種多様な試験技法及び試験形態の試験に有効である。本発明の場合、DUTの試験は、タイミング試験及びビット・レベル試験として既知の1対の独立した試験に分割される。測定では、遷移タイムスタンプを利用して、被試験信号の特性を明らかにする。【0016】本発明の態様の1つでは、遷移タイムスタンプを利用したデバイスの試験方法が得られる。験方法には、被試験信号の遷移に関して粗タイムスタンプを測定するステップと、測定粗タイムスタンプと期待タイムスタンプを比較して、デバイスが仕様を満たしているか否かを判定するステップを含む、デバイスに対するビット・レベル試験の実施が含まれている。測定ステップ及び比較ステップは、被試験信号の持続時間における一連の遷移について繰り返し反復される。期待タイムスタンプから測定タイムスタンプを減算して、スキュー値を生成するステップと、さらに、スキュー値と指定の最大スキューを比較するステップが含まれている。スキュー値が指定の最大スキューを超えると、スキュー不良エラーが表示される。良エラーを検出するステップが含まれている。法には、さらに、ビット・レベル試験の実施とは別個に、被試験信号に対してタイミング試験を実施するステップが含まれている。タイミング試験は、ビット・レベル試験と並行して実施することも可能である。タイミング試験には、被試験信号に関する遷移タイムスタンプ・シーケンスを生成するステップが含まれる。遷移タイムスタンプ・シーケンスには、被試験信号の持続時間中に被試験信号に生じる遷移セットに対するタイムスタンプが含まれる。遷移セットは、信号持続時間中の全遷移より少ないサブセットとすることも可能である。タイミング試験には、さらに、シーケンスをなす遷移タイムスタンプを検査するステップが含まれている。遷移タイミングがデバイス仕様を満たすか否かを判定するステップが含まれるのが望ましい。この判定方法には、信号持続時間中に被試験デバイスからの出力信号の遷移に関する粗タイムスタンプを測定するステップと、期待タイムスタンプから測定タイムスタンプを減算して、スキュー値を生成するステップが含まれている。スキュー値が指定の最大スキューを超えると、スキュー不良が表示される。この判定方法には、さらに、ビット不良を表示するか、無カバレージ警告を表示するか、あるいは、ドリフト不良を表示するかを判定するためのさまざまなステップが含まれる。【0020】本発明のもう1つの態様では、遷移タイムスタンプ・シーケンスを利用した、被試験デバイスに対するビット・レベル試験を実施するための装置が得られる。この装置には、被試験デバイスから信号を受信する第1の粗タイミング間隔解析器(TIA)が含まれている。この装置には、さらに、第1及び第2の先入れ先出し(FIFO)メモリが含まれている。第1のFIFOは、第1のTIAから測定タイムスタンプ信号を受信する。第2のFIFOは、デバイスに関する期待データからの期待タイムスタンプ信号を受信する。号を受信する第1の減算器と、スキュー不良検出回路が含まれている。出回路と、第2のFIFOの出力に接続された無カバレージ警告検出回路が含まれている。反転入力を備えた第1のANDゲートが含まれている。反転入力には、無カバレージ警告回路の出力が接続され、非反転入力には、ビット不良回路の出力が接続されている。この装置には、さらに、2つの非反転入力を備えた第2のANDゲートが含まれている。【0022】そのもう1つの実施態様では、この装置には、さらに、ドリフト不良検出回路要素が含まれている。回路と、第2のFIFOの出力に接続された、期待波形の時間間隔を測定するために利用される時間間隔回路が含まれている。比較器も含まれている。被試験信号の遷移に関する粗タイムスタンプを生成するための装置が得られる。移タイムスタンプ実施態様がある。解能が、クロック周期の1/2未満の(クロック周期の1/3未満が望ましい)タイムスタンプを生成する。【0024】本発明のさらにもう1つの態様では、遷移タイムスタンプを利用して自動的にデバイスの試験を行うためのシステムが得られる。このシステムには、タイミング試験サブシステム、及び、ビット・レベル試験サブシステムが含まれている。隔アナライザTIAの利用が含まれる。ビット・レベル試験サブシステムには、粗TIAまたは粗タイムスタンプ生成器の利用が含まれる。個別及び並行動作によって、デバイスの性能を試験することが可能である。このシステムでは、遷移タイムスタンプを利用して、デバイスの特性が解明される。【0025】本発明のさらにもう1つの態様では、遷移タイムスタンプ・シーケンスを利用して、被試験デバイスに対してビット・レベル試験を実施する独立した方法が得られる。【発明の実施の形態】本発明は、ディジタル波形を出力する被試験デバイス(DUT)を試験するための新規の方法及び装置である。移タイムスタンプ・シーケンスの測定及び利用によって、DUTの性能のさまざまな面の特性を解明する。発明の方法及び装置は、DUTの出力信号の挙動が正しいか検証または試験するために適用することが可能である。本発明は、試験中にディジタル信号を発生する1つ以上のディジタル出力を備えた、ディジタルまたはアナログの任意のタイプのデバイスに適用可能である。本発明は、それに制限するわけではないが、自動試験装置(ATE)システム、ロジック・アナライザ、ビット・エラー・レート・テスタ、及び、プロトコル・アナライザにも適用可能である。間に2つの許容値または状態の一方を示す、ノイズのない信号を表している。有する電圧波形を含むことが可能である。伝統的に、ディジタル信号の可能性のある2つの論理状態は、「真」及び「偽」、「高」及び「低」、または、単純に「1」及び「0」で表示される。「0」を表すものと理解される。定」信号のいずれかとすることが可能である。指定信号は、実信号の抽象表現である。した抽象表現は、例えば、コンピュータ・メモリに記憶されていて、実信号の発生に利用することが可能である。指定信号は、DUTの動作が適正か否かを判定するため、DUTによって生じる実ディジタル信号が試験の一部として比較される対象となる期待信号を表すために利用される場合が多い。期間中に「ドント・ケア」または未定義状態が存在しない)ディジタル信号である。状態遷移が生じる時間を指示するタイムスタンプ・シーケンスによって表すことが可能である。補性状態または逆状態(すなわち、「1」から「0」または「0」から「1」)への遷移と定義される。理状態を知れば、論理状態の遷移を指示するタイムスタンプによって、タイムスタンプ・シーケンスに対応するディジタル波形が一意的に求められる。開始値が、ほとんどまたは全く重要ではなく、タイムスタンプ・シーケンスから除外することが可能な場合もある。態によって信号の「高」または「低」レベルの論理値または状態が決まることになる。形を関連する時間間隔を備えた「0」及び「1」のシーケンスとして表現することと、タイムスタンプ・シーケンスを備えた開始論理値として表現することとの二重性が例示されている。【0030】図1には、ディジタル・ビット・シーケンス{010110}に対応するディジタル波形10の例が示されている。例示のように、ディジタル波形10は、開始値が「低」であり、4つの遷移を含んでいる。図1の参照番号が12、14のシーケンスは、ディジタル波形10から生成されたタイムスタンプ・シーケンス例を表している。タイムスタンプ・シーケンス12、14の生成については、さらに詳細に後述することにする。【0031】図1上のタイムスケールは、タイムスタンプ値を割り当てる時間基準として用いられるタイミング・クロックのサイクルを表している。待される最高データ転送速度を超える。波形10の開始値、すなわち、低の表示「L」から始まり、一連の数字または英字が後続する。第1のタイムスタンプ・シーケンス12の数字は、タイミング・クロックに基づいて、波形10において検出される各遷移に割り当てられるタイムスタンプ値に相当する。図1に例示の第2のタイムスタンプ・シーケンス14の英字は、タイミング・クロックの特定の周期または間隔中における遷移の有無を表している。降)を表示することも可能である。合、タイムスタンプ・シーケンスは、図1の例に示されるように、ビット周期当たり3文字ずつの、「LRNNFNNRNNNNNF」に圧縮することが可能である。当業者であれば、図1に示す例に似た同様のタイムスタンプ・シーケンスを容易に識別することが可能である。したタイムスタンプ・シーケンスは、全て、本発明の範囲内に含まれる。【0032】実信号の表現と対照的に、期待信号の表現を考察すると、タイムスタンプ・シーケンスのさらなる圧縮が可能であるという点に留意されたい。用することが可能である。遷移が、タイミング・クロックの3つに1つのクロック周期にしか生じないことが先験的に分かっている場合、タイムスタンプ・シーケンスは、3つに1つのクロック周期にだけ対応する項目から構成することが可能である。示のように、このアプローチを用いると、3つのタイミング・クロック周期毎に1文字ずつの、圧縮タイムスタンプ・シーケンス「LRFRNF」(不示図)が得られることになる。これは、期待信号がコンピュータ・メモリ内において必要とするスペースが、タイムスタンプ・シーケンスにおいて、タイミング・クロックの全周期を系統立てて考慮しなければならない場合に比べると、かなり少なくなるということである(例えば、図1に示す例のメモリの1/3)。【0033】図1に示す例は、単なる例示でしかないという点に留意することが重要である。タイミング・クロックの周波数及びそれから結果として生成される遷移タイムスタンプの分解能は、実施される試験のタイプに基づいて選択される。信号の最高ビット・レートの2倍を超えるタイミング・クロック周波数、できれば、最高ビット・レートの3倍を超えるタイミング・クロック周波数を選択すれば十分である場合が多く、それが望ましい場合さえある。方、タイミング試験の場合には、一般に、高分解能のタイムスタンプが必要とされる。上の入力ピン又は、ポートに信号を加えて、DUTの1つ以上の出力ポートまたはピンにおける応答信号を観測または測定することによって実施される。被試験信号と呼ばれる場合もある。ディジタルDUTの典型的な試験では、試験または入力信号が入力ピンに加えられて、DUTによって1つ以上の出力ピンに生じる出力または応答信号が、被試験信号として測定または記録される。信号から抽出されたパラメータとその信号に関するさまざまな仕様との比較が実施される。場合、比較は、実際に測定された信号と、DUTが適正に動作している場合、ある特定の被試験信号または複数の被試験信号に関して、DUTによって特定の出力ピンに生じるはずの信号またはデータ・シーケンスとの間で実施される。範囲内で機能しているか否かを判定することが可能である。示が得られる場合も多い。待遷移タイムスタンプ・シーケンスとの比較は、実信号との比較に似たやり方で実施することが可能である。接比較が可能なデータを得ることも可能である。好都合なことに、多くの実施例では、DUTの期待性能をモデル化し、予測するために利用される解析ツールは、実際に、期待信号を発生させることが可能なタイムスタンプ・シーケンスを生成する。遷移タイムスタンプを測定及び比較すると、従来の信号比較に比べて、プロセスのステップが実際に省かれることになる。【0036】本発明の態様の1つでは、遷移タイムスタンプ・シーケンスを利用したDUTの試験方法100が得られる。方法100のブロック図が例示されている。験方法100には、タイミング試験の実施ステップ110が含まれる。タイミング試験によって、1つ以上の測定出力信号内におけるデータのドリフト及びジッタが指定の許容差範囲内であるか否かをチェックすることが可能である。対間におけるクロス・ピン・タイミング特性が測定される。クロス・ピン・タイミング試験には、それに制限するわけではないが、DUTのセットアップ及びホールド時間に関する試験が含まれる。能であり、一般に実施されている。【0037】本発明の試験方法100には、さらに、DUTに対するビット・レベル試験の実施ステップ120が含まれる。ビット・レベル試験の実施ステップ120は、1つ以上の出力信号の出力データに、期待論理ビット・シーケンスに一致する論理ビット・シーケンスが含まれているか検証する働きをする。施ステップ110は、ビット・レベル試験の実施ステップ120とは別個に実施することが可能である。同じ被試験信号に対して、ステップ110、120を並行して実施することも可能である。施順序を顧慮せずに順次実施することが可能である。【0038】方法100の実施態様の1つによれば、タイミング試験の実施ステップ110には、入力信号を加える結果として、DUTの1つ以上の出力ピンに発生する試験を受ける1つまたは複数の信号から遷移タイムスタンプ・シーケンスを生成するステップ112が含まれる。上述のように、タイミング試験の実施ステップ110は、図2Bに例示の方法110として別個に実施することが可能である。本発明の趣旨からすると、本明細書における実施ステップ110の説明は、実施方法110についても同じである。移タイムスタンプ・シーケンスには、出力信号における遷移のサブセットに関するタイムスタンプが含まれる。間を測定し、記録することが必要になる。一連の遷移は、連続した遷移セットである必要はない。実際、精密タイミング間隔アナライザ(TIA)の現在の到達水準を考慮すると、高速信号の全ての遷移について遷移時間の正確で高精度な測定を行うことは、一般に困難か、あるいは、不可能である。好都合なことには、生成ステップ112では、遷移サブセットに関するタイムスタンプだけを記録するのが望ましい。信号の遷移に関するタイムスタンプを記録することになる。録することが可能である。録することも可能である。本明細書で用いられる限りにおいて、「遷移方向」という用語は、遷移が低から高(すなわち、上昇遷移)であったか、または、高から低(すなわち、下降遷移)であったかを表す。述のように、タイムスタンプ・シーケンスの、低か高の開始値を記録することが可能である。全遷移のサブセットを利用するような、タイミング試験の場合、開始値は実際にはほとんど役に立たない。1つ以上のTIAを利用して、測定された遷移タイムスタンプ・シーケンスを生成することが可能である。者であれば、本発明の実施ステップまたは方法110または方法100のために、タイムスタンプの生成に適したTIAを容易に選択することが可能であろう。間に対する経過時間を反映することもできるし、あるいは、事前定義遷移間の経過時間とすることも可能である。タイミング・クロックは、タイムスタンプ値を表したタイミング情報を生成する。連する場合もあれば、関連しない場合もあり得る。移タイプの表示を含むことが可能である。形10から生成された数値から構成されており、ここで、各数値は、遷移検出時におけるタイミング・クロック値に対応する。【0042】タイミング試験の実施ステップ110には、さらに、遷移タイムスタンプの検査ステップ114も含まれている。析を必要とする可能性があり、通常、必要としている。場合によっては、検査ステップ114に、遷移タイムスタンプ・シーケンスと「期待」タイムスタンプ・シーケンスの比較が必要になる可能性もある。して、被試験信号内における遷移のタイミングがDUTの仕様と一致するか否かを判定することも可能である。【0043】一般に、DUTに対して実施されるタイミング試験には主たる2つのクラスが存在する。第1のクラスのタイミング試験は、ジッタ及びドリフト試験として既知のところである。般に、試験を受ける単一信号内において所定のビット数だけ隔てられた遷移対に関する遷移時間の測定を必要とする。一般に、これら遷移対間の時間差を統計的に解析して、長い間の平均ビット・クロックに対する時間差のマッピングがどれほど一貫したものであるかが判定される。好都合なことには、本発明の遷移タイムスタンプ・シーケンスの生成ステップ112によれば、ジッタ及びドリフト試験の実施に利用可能な、シーケンス内のタイムスタンプ対が得られる。【0044】第2のクラスのタイミング試験は、クロス・ピン・タイミング試験として既知のところである。クロス・ピン・タイミング試験では、試験を受けるいくつかの異なる信号に生じる、通常は遷移または遷移グループである、事象のタイミングが比較される。一般に、クロス・ピン・タイミング試験には、試験を受ける複数の信号の1つ以上の遷移について測定された相対遷移時間が、ある特定の仕様セットを満たすか否かを判定することが含まれる。別信号に遷移が生じるか否かを確かめようとすることが可能である。