[0001]【産業上の利用分野】本発明は、集積制御回路と少なくとも1つの電力トランジスタとを同一チップに集積化したモノリシック半導体装置及びその製造方法に関するものである。transistor,ドーパントの選択注入及びその後の拡散により得たP型の拡散水平分離(DHI)領域とを有している。DHI領域は、電力トランジスタのコレクタ領域及びN型埋込み層(図1のBL)と相俟って寄生NPNトランジスタを構成しており、この寄生トランジスタが導通するのを回避する必要がある為、このDHI領域の接合は極めて深くなっており且つそのドーパント分布は極めて臨界的な設計となっている。[0003]【発明が解決しようとする課題】従って、既知のモノリシック半導体装置では動作及び生産性が悪くなり、価格が増大するという欠点がある。本発明の目的は、上述した欠点を解決し、他の利点をも得るようにしたモノリシック半導体装置及びその製造方法を提供せんとするにある。firstエピタキシアル層との界面で高いドーパント濃度で上側の第3エピタキシアル層との界面で低いドーパント濃度である変化したドーパント濃度を有しており、制御回路の水平分離領域と電力トランジスタのベース領域とが第2エピタキシアル層の一部を以って構成されていることを特徴とする。以下図面につき説明するに、図1は、チップに集積化した制御回路と、同一チップに集積化した電力段とを有する既知のモノリシック半導体装置の構造を線図的に示す。PNトランジスタ)とを示してある。Isolation;拡散水平分離)と電力トランジスタのベースとは、選択的な注入処理及びこれに続く拡散サイクルにより得られたP型領域により形成されている。3を越えてはならない)という条件、−図1に破線で示すNPN寄生トランジスタ(その逆の場合エミッタとコレクタとを交換する)の利得を減少させるにはドーパント濃度を高くする必要があるという条件に基づいて決定されている。(BL領域)を形成することにより、DHI領域を形成するために導入されたドーパントを部分的に補償しているも、DHI領域の抵抗率と上述した寄生トランジスタの利得との双方を増大させてしまう。(RBSOA)及びスイッチング特性となる。従って、DHI領域に対しては多量の拡散を行い(拡散後の接合深さを10ミクロンよりも深くし)、この領域に対しBL領域が過剰の補償を行うのを回避する必要がある。21にドーピングされているSbが上方に拡散してDHI領域に到達するのを回避するために、第1エピタキシアル層20の厚さを増大させる必要があり、これにより価格及び生産性に悪影響を及ぼす。[0008]【実施例】本発明の目的を達成する半導体装置の順次の製造処理工程を図2〜7に線図的に示す。図面を簡単とするために、集積化された制御回路のうちの1つの素子(低電圧NPNトランジスタ)と、同じくNPN型とした1つの電力トランジスタとを考慮する。製造処理工程は以下の通りである。+型基板1上にN型エピタキシアル層2を成長させる(図2)。前のN型エピタキシアル層2上にP型エピタキシアル層3を成長させる(この2回目の成長は先の成長後に何の処理も介在させることなく直ちに行う)(図2)。集積化される制御回路を電力段から分離させる拡散領域4を形成する(図3)。集積化される制御回路のN型埋込み層を形成するための領域5と、電力トランジスタのエミッタを形成するための領域6とを形成する(図4)。新たなN型エピタキシアル層7を成長させる(図5)。集積化される制御回路の素子を互いに分離するとともに電力トランジスタからも分離する領域8を設ける(図6)。埋込み層5及びエミッタ6を表面に接続する埋設領域9を設ける(図6)。6).【0009】上述した処理により得た構造を図7に示してあり、符号30は電力トランジスタのベース領域を示し、符号31は集積化された制御回路の水平分離領域を示す。本例では、前述したように、DHI領域の代わりに、N型エピタキシアル層2を成長させた後に他の処理を介在させることなく1回の工程又は2回の別々の工程で成長させたP型エピタキシアル層のエピタキシャル水平分離(EHI)領域を用いるという点で既知の構造のものと相違する。layer.【0010】このP型エピタキシアル層のドーパント濃度は全体に亘って均一であり且つ等価な拡散領域の最大ドーパント濃度に等しい。従って、EHI領域の抵抗率及び寄生トランジスタの利得が同時に最小となる。エピタキシアル層3はドーパント濃度を変えて成長させることもでき、例えばエピタキシアル層2との界面におけるドーパント濃度をエピタキシアル層7との界面におけるドーパント濃度よりも高くすることもでき、これはエピタキシャル成長工程中に成長に用いる反応器中のドーパントの流量を変えることにより達成しうる。最大動作電圧に折衷策を講じることなく更に減少せしめる。elements.【0011】図7の構造は電力段にとっても有利である。′を減少させることができ従ってスイッチング特性や耐久性を、拡散ベース領域を有するトランジスタの場合よりも良好にでき、最大ドーパント濃度は外因性ベース抵抗が減少する結果としてエピタキシアル層のドーパント濃度に等しくなるということが分かる。ベース領域には選択注入が必要となる個所でドーパントを更に与えることができる。電力トランジスタの特性は、エミッタ領域のドーピング分布がこのエミッタ領域の効率を最大にするような分布となる為に改善される。region.【0012】上述した処理には変更を加えうること勿論である。可能な2つの変更は工程3)を省略する場合である。終了時に得られる領域24′(図8(b))とすることができる。2で充填したものとする。flowsPトランジスタ、例えばSGS−トムソンマイクロエレクトロニクス社が出願した米国特許第4898836号に記載した種類のPNPトランジスタを有する集積制御回路を具える装置の構造にも適用しうるものである。この場合、EHI領域はPNPトランジスタのコレクタとして作用する。32が電極C′に接続され、そのベース及びエミッタ領域が電極B′及びE′にそれぞれ接続されている集積制御回路とを具える構造の一例を示す。'.【0016】図11は、NPNトランジスタを有する電力段と、NPNトランジスタ及びPNPトランジスタの双方を有する集積制御回路とを具える構造の一例を示す。transistors.PNP型の電力トランジスタを設けるのが望ましい場合には、図2〜11につき説明した構造及び処理を、種々の層の導電型を反転させて、すなわちP型基板から出発する構造を用いて実施すれば充分である。sufficient.【0017】本発明の目的を達成する処理により得た構造の、既知の処理により得た構造に比べての利点は上述したところから明らかであるが、要約すると以下の通りである。水平分離領域の抵抗率と寄生トランジスタの利得とを同時に最小にしうる。外因性ベース抵抗が減少する結果、電力段の動作が最適化される。DHI領域に対する多量の拡散が最早や必要としなくなる為、第1エピタキシアル層の厚さが減少する。示す処理に当てはまる。高電圧を保持する必要のある領域、すなわち層2及び3間の領域が平坦となり、従って成端技術(pn接合のエッジの表面安定化技術)を用いる必要がなく、その結果面積の節約及び処理価格の低減化が得られる。エピタキシアル層7にはエピタキシアル層2と接触する領域が無い為、このエピタキシアル層7のドーピングを電力段の動作電圧に依存せずに行うことができる。stage.【0018】上述したところでは1つのトランジスタを有する電力段に対して説明を行ったが、本発明は複数個のトランジスタ、例えばダーリントントランジスタ又はトリリントントランジスタを有する電力段にも適用しうるものである。集積制御回路と電力段とが同一チップに集積化されている既知のモノリシック半導体装置を示す断面図である。本発明によるモノリシック半導体装置の1製造工程を示す線図である。その他の製造工程を示す線図である。その更に他の製造工程を示す線図である。その更に他の製造工程を示す線図である。その更に他の製造工程を示す線図である。その更に他の製造工程を示す線図である。図2〜7の製造工程の変形例の2工程を示す線図である。他の変形例の2工程を示す線図である。PNPトランジスタを有する集積制御回路とを具える本発明によるモノリシック半導体装置の他の例を示す断面図である。NPNトランジスタ及びPNPトランジスタの双方を有する集積制御回路とを具える本発明によるモノリシック半導体装置の更に他の例を示す断面図である。電力トランジスタのベース領域(30)とが第2エピタキシアル層(3)の一部を以って構成されていることを特徴とするモノリシック半導体装置。circuit2)と電力トランジスタのベース領域(30)とが第2エピタキシアル層(3)の一部分を以って構成されていることを特徴とするモノリシック半導体装置。請求項1又は2に記載のモノリシック半導体装置において、前記の電力トランジスタと前記の集積制御回路とが第1導電型の2つの領域(4,7)により互いに分離され、これら2つの領域のうちの一方(4)が拡散型であることを特徴とするモノリシック半導体装置。7)により互いに分離され、これら2つの領域のうちの一方(24′)が、前記の第3エピタキシアル層の一部が充填されているとともに前記第2エピタキシアル層(3)に形成された溝(24)を以って構成されていることを特徴とするモノリシック半導体装置。充填したものにより互いに分離されていることを特徴とするモノリシック半導体装置。(9)を前記の第3エピタキシアル層に形成する工程とを具えることを特徴とするモノリシック半導体装置の製造方法。請求項6に記載のモノリシック半導体装置の製造方法において、第2エピタキシアル層(3)の成長工程を第1エピタキシアル層(2)の成長後他の処理を介在させることなく直ちに行うことを特徴とするモノリシック半導体装置の製造方法。間に導入することを特徴とするモノリシック半導体装置の製造方法。(24′)を構成するように設計することを特徴とするモノリシック半導体装置の製造方法。間で選択異方性エッチングにより第3及び第2エピタキシアル層の厚さ全体と第1エピタキシアル層の厚さの一部分とに亘る深さで溝(14)を形成し、この溝が後に誘電体材料により充填されて集積制御回路からの電力トランジスタの分離領域を構成するとともに高電圧を受けるすべてのPN接合を平坦にするように設計することを特徴とするモノリシック半導体装置の製造方法。請求項1又は2に記載のモノリシック半導体装置において、電力トランジスタのエミッタ領域がこのエミッタ領域の効率を最大にするように設計されたドーピング分布を有していることを特徴とするモノリシック半導体装置。