GXおよびGTのピン接続ガイドラインクロックおよびPLLピン専用コンフィグレーション/JTAGピンオプション/兼用コンフィグレーション・ピンパーシャル・リコンフィグレーション・ピン差動I/Oピン外部メモリー・インターフェイス・ピンおよびハードメモリーPHYピンリファレンス・ピンです。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。このルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていないその他の要因によって異なります。I/Oクロック入力データの入力または出力に使用できる専用の高速クロック入力ピンです。これらのピンでサポートされています。接続するか、未接続のままにします。プログラム可能なオプションを使用して、これらのピンを内部にバイアスします。駆動する出力として予約できます。I/Oバンク内に位置していることを確認します。」を参照してください。I/O、クロック入力データの入力または出力に使用できる専用の高速クロック入力ピンです。これらのピンでサポートされています。接続するか、未接続のままにします。プログラム可能なオプションを使用して、これらのピンを内部にバイアスします。駆動する出力として予約できます。I/Oバンク内に位置していることを確認します。」を参照してください。シングルエンド入力、シングルエンド出力、または外部フィードバック入力ピンとして使用可能な兼用I/Oピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。接続するか、未接続のままにします。プログラム可能なオプションを使用して、これらのピンを内部にバイアスします。駆動する出力として予約できます。2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用可能なI/Oピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。接続するか、未接続のままにします。プログラム可能なオプションを使用して、これらのピンを内部にバイアスします。駆動する出力として予約できます。2つのシングルエンド・クロック出力ピンまたは1つの差動クロック出力ペアとして使用可能なI/Oピンです。サポートされているピンの詳細については、デバイスのピンアウトファイルを参照してください。接続するか、未接続のままにします。プログラム可能なオプションを使用して、これらのピンを内部にバイアスします。駆動する出力として予約できます。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。入力コンフィグレーション実行前および実行中に、ユーザーI/Oピンと兼用I/Oピン(DATA[0:31]、CLKUSR、INIT_DONE、DEV_OE、およびDEV_CLRn)の内部プルアップをオンまたはオフのどちらにするかを決定する専用入力ピンです。ロジックHighはウィークプルアップをオフにし、ロジックLowはウィークプルアップをオンにします。kΩプルアップ抵抗を使用してVCCに直接接続するか、またはGNDに直接接続します。このピンは、内部25-kΩプルダウンを備えています。このピンをVCCに接続する場合、コンフィグレーション実行前および実行中にすべてのユーザーI/Oピンおよび兼用I/Oピンがロジック–0であることを確認します。FPGA内部の温度検出ダイオード(バイアスHigh入力)に使用されるピンです。温度検出ダイオードを外部温度検出デバイスと併用しない場合は、このピンをGNDに接続します。FPGA内部の温度検出ダイオード(バイアスLow入力)に使用されるピンです。温度検出ダイオードを外部温度検出デバイスと併用しない場合は、このピンをGNDに接続します。FPGAデバイスのコンフィグレーション・スキームを設定するコンフィグレーション入力ピンです。このピンは25-kΩ抵抗によって内部でGNDに接続されています。このピンはフローティングのままにはしないでください。このピンを使用しない場合は、GNDに接続します。使用するコンフィグレーション・スキームによっては、このピンをVCCPGMまたはGNDに接続します。章を参照してください。JTAGコンフィグレーション・スキームを使用する場合、このピンはGNDに接続します。専用アクティブLowチップ・イネーブル・ピンです。nCEピンをLowにすると、デバイスはイネーブルされます。nCEピンをHighにすると、デバイスはディスエーブルされます。複数のデバイス・コンフィグレーションでは、最初のデバイスのnCEピンは、nCEOピンがチェーン内の次のデバイスのnCEピンを駆動している間、Lowに結び付けられます。単一のデバイス・コンフィグレーションおよびJTAGプログラミングでは、nCEピンはGNDに接続します。専用のコンフィグレーション・コントロール入力ピンです。すると、FPGAがコンフィグレーション・データを喪失し、リセット状態に入り、すべてのI/Oピンがトライステートになる原因となります。このピンをロジックHighに戻すとリコンフィグレーションが開始されます。FPGAがパッシブ・コンフィグレーション・スキームを使用する場合、nCONFIGピンはコンフィグレーション・コントローラーに直接接続します。FPGAがアクティブ・シリアル(AS)コンフィグレーション・スキームを使用する場合、10-kΩ抵抗を介してnCONFIGピンをVCCPGMに接続します。このピンを使用しない場合、直接あるいは10-kΩ抵抗を介してVCCPGMに接続します。双方向(オープンドレイン)専用コンフィグレーションDONEピンです。CONF_DONEピンはコンフィグレーション実行前および実行中に、Lowに駆動されます。エラーがない状態ですべてのコンフィグレーション・データが受信され、初期サイクルが開始されると、CONF_DONEがリリースされます。ステータス入力として、CONF_DONEピンは、すべてのデータを受信した後にHighになります。その後、デバイスは初期化され、ユーザーモードに入ります。このピンはユーザーI/Oピンとしては使用できません。外部の10-kΩプルアップ抵抗をVCCPGMに接続します。VCCPGMは、デバイスおよび外部ホストのI/OのVIH仕様を満たすに十分なHighである必要があります。パッシブ・コンフィグレーション・スキームを使用する場合、コンフィグレーション・コントローラーがこのピンをモニターします。I/O、出力(オープンドレイン)デバイスのコンフィグレーションが完了すると、nCEOピンはLowで駆動されます。このピンをコンフィグレーション・ピンとして使用しない場合は、このピンはユーザーI/Oピンとして使用可能です。複数のデバイス・コンフィグレーションでは、nCEOピンは後続するFPGAのnCEピンを供給します。kΩプルアップ抵抗を介してVCCPGMに接続します。単一のデバイス・コンフィグレーションでは、このピンはフローティングのままにすることができます。双方向(オープンドレイン)専用のコンフィグレーション・ステータス・ピンです。FPGAはパワーアップ直後にnSTATUSピンをLowで駆動し、パワー・オン・リセット(POR)タイム後にこのピンをリリースします。ステータス出力として、コンフィグレーション中にエラーが発生した場合nSTATUSピンはLowになります。ステータス出力として、コンフィグレーションまたは初期化中に外部ソースによりnSTATUSピンがLowで駆動されると、デバイスはエラー状態となります。このピンは、ユーザーI/Oピンとしては使用不可能です。外部の10-kΩプルアップ抵抗をVCCPGMに接続します。VCCPGMは、デバイスおよび外部ホストのI/OのVIH仕様を満たすに十分なHighである必要があります。パッシブ・コンフィグレーション・スキームを使用する場合、コンフィグレーション・コントローラーがこのピンをモニターします。専用JTAGテストクロック入力ポートこのピンは、1-kΩプルダウン抵抗を介してGNDに接続します。このピンは、内部25-kΩプルダウンを備えています。VCCPGMより高い電圧で駆動しないでください。TCK入力ピンは、VCCPGM電源により供給されています。kΩのプルアップ抵抗を介してVCCPGMに接続します。JTAGインターフェイスを使用しない場合、1-kΩ抵抗を使用してTMSピンをVCCPGMに接続します。このピンは、内部25-kΩプルダウンを備えています。VCCPGMより高い電圧で駆動しないでください。TMS入力ピンは、VCCPGM電源により供給されています。kΩのプルアップ抵抗を介してVCCPGMに接続します。JTAGインターフェイスを使用しない場合、1-kΩ抵抗を使用してTMSピンをVCCPGMに接続します。このピンは、内部25-kΩプルダウンを備えています。VCCPGMより高い電圧で駆動しないでください。TDI入力ピンは、VCCPGM電源により供給されています。JTAGインターフェイスを使用しない場合、TDOは未接続のままにします。JTAGテストリセット入力ピンです。TRSTピンは、JTAGバウンダリー・スキャン回路を非同期にリセットするために使用されます。TRSTピンの使用は、オプションです。このピンを使用しない場合は、1-kΩ抵抗を介してVCCPGMに接続します。このピンを使用する場合、TRSTピンがLowからHighに遷移する際、TMSピンがHigh、またはTCKピンがスタティックであることを確認します。JTAG回路をディスエーブルするには、このピンをGNDに接続します。このピンは、内部の25-kΩプルアップ抵抗を備えています。VCCPGMより高い電圧で駆動しないでください。TRST入力ピンは、VCCPGM電源により供給されています。EPCQ-Lデバイスを有効にするASコンフィグレーション・スキームでの、FPGAからEPCQ-Lデバイスへの専用出力コントロール信号です。ASコンフィギュレーション・スキームでFPGAをプログラミングしていないのであれば、nCSOピンは使用されません。このピンを出力ピンとして使用しない場合は、未接続のままにします。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。出力(AS)専用のコンフィグレーション・クロック・ピンです。パッシブシリアル(PS)および高速パッシブパラレル(FPP)コンフィグレーション・スキームでは、外部ソースからFPGAにコンフィグレーション・データをクロックするにはDCLKが使用されます。ASコンフィグレーション・スキームでは、DCLKはコンフィグレーション・インターフェイスのタイミングを提供するFPGAからの出力です。このピンはフローティングのままにしないでください。このピンはHighまたはLowで駆動します。I/O、出力(オープンドレイン)エラー検出回路がコンフィグレーションRAM(CRAM)ビット内にエラーを検出したことを示すアクティブHigh信号です。この信号の立ち下りエッジは、エラー・メッセージ・レジスター(EMR)で提供されるエラー位置とタイプについての情報を示します。この兼用ピンは、ユーザーモードでエラー検出を有効にした際にのみ使用されます。このピンはユーザーI/Oピンとして使用できます。オープンドレインの出力専用CRC_ERRORピンをオプションのピンとして使用する場合、このピンは外部の10-kΩプルアップ抵抗を介してVCCPGMに接続します。Prime開発ソフトウェアで定義されているように定義済としてこのピンを接続します。I/O、入力すべてのデバイスレジスターですべてのクリアーを無効にすることが可能なオプションピンです。このピンをLowで駆動すると、すべてのレジスターがクリアーされます。このピンをHigh(VCCPGM)で駆動すると、すべてのレジスターはプログラミングの通りに動作します。兼用DEV_CLRnピンを使用せず、このピンをI/Oピンとして使用しない場合、このピンはGNDに接続します。I/O、入力デバイスのすべてのトライステートを上書きすることが可能なオプションピンです。このピンをLowで駆動すると、すべてのI/Oピンはトライステートとなり、Highで駆動すると(VCCPGM)、すべてのI/Oピンはプログラミングの通りに動作します。兼用DEV_OEピンを使用せず、このピンをI/Oピンとして使用しない場合、このピンはGNDに接続します。兼用コンフィグレーション・データ入力ピンです。DATA0ピンは、PSおよびFPPコンフィグレーション・スキーム、またはコンフィグレーション完了後にI/Oピンとして使用可能です。専用入力DATA0ピンを使用せず、このピンをI/Oピンとして使用しない場合、このピンは未接続のままにします。兼用コンフィグレーション・データ入力ピンです。[1:31]ピンを通常のI/Oピンとして使用します。これらのピンは、コンフィグレーション完了後にユーザーI/Oピンとしても使用可能です。兼用DATA[1:31]ピンを使用せず、I/Oピンとして使用されていない場合、このピンは未接続のままにします。I/O、出力(オープンドレイン)このピンは兼用ピンであり、INIT_DONEピンとしてイネーブルされていない場合はI/Oピンとして使用可能です。このピンをイネーブルすると、このピンでのLowからHighへの遷移はデバイスがユーザーモードに入ったことを示します。INIT_DONE出力がイネーブルされている場合、INIT_DONEピンをコンフィグレーション完了後、ユーザーI/Oピンとして使用することは不可能です。オープンドレイン出力専用INIT_DONEピンをオプションとして使用する場合、このピンは外部の10-kΩプルアップ抵抗を介してVCCPGMに接続します。PrimeデザインでINIT_DONEピンがネーブルされていることを確認します。Prime開発ソフトウェアで定義されているように接続します。ハードIP(HIP)と併用する場合にのみ使用可能な兼用基本リセットピンです。).このピンがLowであれば、トランシーバーはリセット状態になります。ピンがHighであれば、トランシーバーはリセットから抜け出ています。このピンを基本リセットピンとして使用しない場合、このピンはユーザーI/Oピンとして使用可能です。Prime開発ソフトウェアで定義されている通りに接続します。Standardで駆動する必要があります。LVTTLから1.8Vにシフトダウンさせます。Standardを選択することが可能です。Standardの電圧レベルにシフトダウンする必要があります。HIPにつき、ひとつのnPERSTピンのみが使用可能です。HIPしか持たない場合でも、次の4つのピンを常に有しています。HIPを必ず最初に使用します。専用ASコンフィグレーション・ピンです。EPCQ-Lデバイス(x1モード)使用時、これはASDOピンとなり、アドレス信号およびコントロール信号をFPGAデバイスとEPCQ-Lデバイス間で送信するために使用されます。ASコンフィグレーション・モードでデバイスをプログラミングしない場合は、ASDOピンは使用されません。このピンを使用しない場合は、未接続のままにします。専用ASコンフィグレーション・データ・ピンです。EPCQ-Lデバイスに接続されている場合、コンフィグレーション・データはこのピン上で転送されます。このピンを使用しない場合は、未接続のままにします。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。I/O、入力パーシャル・リコンフィグレーション・リクエスト・ピンです。パーシャル・リコンフィグレーションを開始するには、このピンをHighで駆動します。リコンフィグレーションを終了するには、このピンをLowで駆動します。x16コンフィグレーション・スキームで外部ホストモードを使用するパーシャル・リコンフィグレーションでのみ使用可能です。専用入力PR_REQUESTピンを使用しない場合、このピンはI/Oピンとしては使用されません。このピンはGNDに接続します。パーシャル・リコンフィグレーション・レディー・ピンは、デバイスがパーシャル・リコンフィグレーションを開始する準備ができるまでLowで駆動されます。デバイスがリコンフィグレーションを開始する準備が整うと、この信号はリリースされ、外部プルアップ抵抗によってHighにプルアップされます。オープンドレイン出力専用PR_READYピンをオプションとして使用する場合、このピンは外部の10-kΩプルアップ抵抗を介してVCCPGMに接続します。Prime開発ソフトウェアで定義されている通りに接続します。デバイスがエラーを検出しない限り、パーシャル・リコンフィグレーション・エラー・ピンはパーシャル・リコンフィグレーション実行中はLowに駆動されます。エラーが検出された場合、この信号はリリースされ、外部プルアップ抵抗によってHighにプルアップされます。オープンドレイン出力専用PR_ERRORピンをオプションとして使用する場合、このピンは外部の10-kΩプルアップ抵抗を介してVCCPGMに接続します。Prime開発ソフトウェアで定義されている通りに接続します。パーシャル・リコンフィグレーション完了ピンは、パーシャル・リコンフィグレーションが完了するまでLowで駆動されます。リコンフィグレーションが完了すると、この信号はリリースされ、外部プルアップ抵抗によってHighにプルアップされます。オープンドレイン出力専用PR_DONEピンをオプションとして使用する場合、このピンは外部の10-kΩプルアップ抵抗を介してVCCPGMに接続します。Prime開発ソフトウェアで定義されている通りに接続します。I/O、出力(オープンドレイン)CvP完了ピンは、コンフィグレーション実行中Lowで駆動されます。CvPコンフィグレーションが完了すると、この信号はリリースされ、外部プルアップ抵抗によってHighにプルアップされます。このピンのステータスは、CONF_DONEピンがHighの場合にのみ有効です。オープンドレイン出力専用CvP_CONFDONEピンをオプションとして使用する場合、このピンは外部の10-kΩプルアップ抵抗を介してVCCPGMに接続します。Prime開発ソフトウェアで定義されている通りに接続します。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。これらは、カラムI/Oバンク上の真のLVDSレシーバーおよびトランスミッター・チャネルです。各I/Oペアは、LVDSレシーバーまたはLVDSトランスミッターとしてコンフィグレーションできます。末尾が「p」のピンでは、差動チャネルの正の信号を伝えます。末尾が「n」のピンでは、差動チャネルの負の信号を伝えます。これらのピンは、差動信号に使用されていない場合はユーザーI/Oピンとして使用可能です。Primeで定義されているとおりに接続します。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。外部メモリー・インターフェイスで使用するオプションのデータストローブ信号です。これらのピンは専用のDQS位相シフト回路を駆動します。Primeで定義されているとおりに接続します。外部メモリー・インターフェイスで使用するオプションの補完データストローブ信号です。これらのピンは専用のDQS位相シフト回路を駆動します。Primeで定義されているとおりに接続します。外部メモリー・インターフェイスで使用するオプションのデータ信号です。指定DQバス内のDQビットの順序は重要ではありません。異なるDQバス幅を持つ別のメモリー・インターフェイスへの移行を計画している場合は、ピンの割り当てを再度評価する必要があります。デバイスのピンアウトファイル内のすべての関連DQS列でDQピンを解析します。Primeで定義されているとおりに接続します。SRAMで使用するオプションのデータストローブ信号です。これらはエコークロック用のピンです。Primeで定義されているとおりに接続します。SRAMで使用するオプションの補完データストローブ信号です。これらはエコークロック用のピンです。Primeで定義されているとおりに接続します。外部メモリー・インターフェイスで使用するオプションのデータストローブ信号です。これらのピンは専用のDQS位相シフト回路を駆動します。シフトされたDQS信号は、内部ロジックにも駆動することが可能です。Primeで定義されているとおりに接続します。外部メモリー・インターフェイスで使用するオプションの補完データストローブ信号です。これらのピンは専用のDQS位相シフト回路を駆動します。Primeで定義されているとおりに接続します。外部メモリー・インターフェイスで使用するオプションのデータ信号です。指定DQバス内のDQビットの順序は重要ではありません。異なるDQバス幅を持つ別のメモリー・インターフェイスへの移行を計画している場合は、ピンの割り当てを再度評価する必要があります。デバイスのピンアウトファイル内のすべての関連DQS列でDQピンを解析します。Primeで定義されているとおりに接続します。SRAMで使用するオプションのデータストローブ信号です。これらはエコークロック用のピンです。Primeで定義されているとおりに接続します。3で使用するオプションのデータストローブ信号です。Primeで定義されているとおりに接続します。3で使用するオプションの補完データストローブ信号です。Primeで定義されているとおりに接続します。オプションの書き込みデータマスクです。書き込み中はDQにエッジアラインされます。Primeで定義されているとおりに接続します。アクティブLowのリセット信号です。Primeで定義されているとおりに接続します。SRAM、およびRLDRAM3のアドレス入力です。Primeで定義されているとおりに接続します。3のバンクアドレス入力です。Primeで定義されているとおりに接続します。外部メモリーデバイスの入力クロックです。Primeで定義されているとおりに接続します。外部メモリーデバイスの入力クロック、反転CKです。Primeで定義されているとおりに接続します。High信号はクロックをイネーブルし、Low信号はクロックをディスエーブルします。Primeで定義されているとおりに接続します。アクティブLowのチップセレクトです。Primeで定義されているとおりに接続します。3のオート・リフレッシュ・コントロール入力です。Primeで定義されているとおりに接続します。各ピンに終端抵抗を設定するためのオンダイ終端信号です。Primeで定義されているとおりに接続します。3、およびサポートされているすべてのプロトコルの書き込みイネーブル入力です。Primeで定義されているとおりに接続します。SDRAMの列アドレスストローブです。Primeで定義されているとおりに接続します。SDRAMの行アドレスストローブです。Primeで定義されているとおりに接続します。Xtremeメモリーへの読み込み信号です。アクティブLowで、非アクティブ状態でリセットされます。Primeで定義されているとおりに接続します。Xtremeメモリーへの書き出し信号です。アクティブLowで、非アクティブ状態でリセットされます。Primeで定義されているとおりに接続します。特定の警告またはイベントが発生したことをシステムのメモリー・コントローラーに通知する警告入力です。Primeで定義されているとおりに接続します。I/Oバンク内に位置していることを確認します。」を参照してください。コマンドおよびアドレスパリティー出力:DDR4はMR設定のDRAMで偶数のパリティーチェックをサポートします。MR5のレジスターを介してPARがイネーブルされると、DRAMはACT_n、RAS_n/A16、CAS_n/A15、WE_n/A14、BG0-BG1、BA0-BA1、A17-A0でパリティーを計算します。出力パリティーはクロックの立ち上がりエッジで維持する必要があり、同時にCS_nがLowのコマンドおよびアドレスで維持する必要があります。Primeで定義されているとおりに接続します。ACTIVATEコマンドを示すコマンド出力です。DDR4に適用されます。Primeで定義されているとおりに接続します。REFRESH、ACTIVATE、READ、WRITE、またはPRECHARGEコマンドが適用されているバンクグループを定義するバンク・グループ・アドレス出力です。DDR4に適用されます。Primeで定義されているとおりに接続します。デバイスがスタックされるときに使用するスタックアドレス入力です。DDR4に適用されます。Primeで定義されているとおりに接続します。Primeで定義されているとおりに接続します。アドレス・パリティー・エラーです。Primeで定義されているとおりに接続します。アドレスパリティーです。Primeで定義されているとおりに接続します。アドレスバスのアドレス反転ステートです。Primeで定義されているとおりに接続します。同期読み込み/書き出し入力です。Primeで定義されているとおりに接続します。Primeで定義されているとおりに接続します。Primeで定義されているとおりに接続します。3のオート・リフレッシュ・コントロール入力です。Primeで定義されているとおりに接続します。コンフィグレーション・ビットです。Primeで定義されているとおりに接続します。ループバック・モードです。Primeで定義されているとおりに接続します。リファレンス・ピンです。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。リファレンス・ピンです。I/Oバンクのリファレンス・ピンです。RZQピンは配置されているI/Oバンクと同じVCCIOを共有します。外部の精密抵抗をバンク内の指定されたピンに接続します。不要であれば、このピンは通常のI/Oピンとすることができます。OCTを使用する場合、目的のOCTインピーダンスに応じて、240-Ωまたは100-Ωの抵抗を介してこれらのピンをGNDに接続します。I/Oバンク内に位置していることを確認します。」を参照してください。VID_ENピンは物理ピンではありません。VID_ENピンはRZQ_2Aピンとの多機能共有ピンです。SmartVID機能を使用している場合、RZQ_2Aピンを使用してVID_ENをイネーブルすることも可能です。VID_ENとしてRZQ_2Aピンを使用する場合、OCTキャリブレーションに向けてRZQ_2Aピンを使用することは不可能です。OCTキャリブレーションに向けてRZQ_2Aピンを使用している場合、VID_EN機能に対して他の利用可能な汎用I/Oピンを使用することも可能です。使用しないでください。使用しないでください(DNU)。電源、GND、その他の信号に接続に接続しないでください。このピンはフローティングにしておく必要があります。このピンには信号を駆動しないでください。デバイス・マイグレーションに向けて設計する場合、マイグレーションに向けて選択したデバイスのピン割り当てに応じて、電源、GND、または信号トレースに接続することも可能です。デバイス・マイグレーションが重要ではない場合、このピンはフローティングにしておく必要があります。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。0.2%)に接続します。VREFP_ADCをアナログ信号としてVREFN_ADC信号と共に処理することで、差動1.25V電圧が得られます。外部リファレンスが提供されていない場合、VREFP_ADCは常にGNDに接続します。オンチップ・リファレンス・ソース(+/-10%)は、このピンをGNDに接続することでアクティブとなります。損傷を防止するには、VREFP_ADCをVCCA_PLLと同等もしくはそれ以下にする必要があります。0.2%)のGNDピンに接続します。VREFN_ADCをアナログ信号としてVREFP_ADC信号と共に処理することで、差動1.25V電圧が得られます。外部リファレンスが提供されていない場合、VREFN_ADCは常にGNDに接続します。外部アナログ電圧をモニターするためにFPGA内部の電圧センサーとともに使用する、2つのペアのアナログ差動入力ピンです。これらのピンを使用しない場合は、電圧センサー機能のGNDに接続します。章を参照してください。損傷を防止するには、VCCA_PLL電源レールが1.62Vに到達するまでVSIGPピンおよびVSIGNピンは駆動しないでください。Primeデザインを作成し、デバイスのI/O割り当てを入力し、デザインをコンパイルすることを推奨しています。Prime開発ソフトウェアは、I/O割り当ておよび配置ルールに従ってピン接続をチェックします。これらのルールは、デバイス集積度、パッケージ、I/O割り当て、電圧割り当て、および本章に記載されていない他の要因によって異なります。VCCPはペリフェラルへ電源を供給します。VCC、VCCP、およびVCCERAMは、SmartVID機能を使用しない限り、同一の電圧レベルで動作し、ボード上の同じ電源プレーンを共有し、同じレギュレーターから供給される必要があります。-1および-2スピードグレードのデバイスは、0.9Vまたは0.95Vの標準値で動作可能です。-3スピードグレードのデバイスは、0.9Vの標準値でのみ動作可能です。0.95Vで動作させると、コア・パフォーマンスが高くなり、より多くの電力を消費します。Estimator(EPE)を参照してください。推奨動作条件についての詳細は、デバイス・データシートの電気的特性を参照してください。Estimator(EPE)を使用して、VCCPをはじめとする電源供給に向けた電流要件を判断します。このようなピンのデカップリングは、特定のボードのデカップリング要件により異なります。注2、3、4、5、6、および10を参照してください。VCCはコアへ電力を供給します。Express用ハードIPコアへも電力を供給します。VCC、VCCP、およびVCCERAMは、SmartVID機能を使用しない限り、同一の電圧レベルで動作し、ボード上の同じ電源プレーンを共有し、同じレギュレーターから供給される必要があります。-1および-2スピードグレードのデバイスは、0.9Vまたは0.95Vの標準値で動作可能です。-3スピードグレードのデバイスは、0.9Vの標準値でのみ動作可能です。0.95Vで動作させると、コア・パフォーマンスが高くなり、より多くの電力を消費します。Estimator(EPE)を参照してください。推奨動作条件についての詳細は、デバイス・データシートの電気的特性を参照してください。Estimator(EPE)を使用して、VCCをはじめとする電源供給に向けた電流要件を判断します。このようなピンのデカップリングは、特定のボードのデカップリング要件により異なります。注2、3、4、5、6、および10を参照してください。プログラマブル・パワー・テクノロジーとI/Oプリドライバー用の電源です。VCCPTは、1.8Vの低ノイズ・スイッチング・レギュレーターに接続します。以下をVCCPTと同じレギュレーターからソースすることも可能です。適切なアイソレーション・フィルタリングを備えたVCCH_GXB、VCCA_PLL、およびVCCPLL_HPSVCCIOREF_HPSVCCBAT。同一の電圧レベルを使用しており、デザイン・セキュリティー・キー機能が不要である場合。HPSを使用していない場合、VCCPLL_HPSとVCCIOREF_HPSはVCCPTと共有しないでください。VCCPTピンの近くのVCCPT電源レールに向けて、1uFの最小デカップリングを提供します。注2、3、4、7、および10を参照してください。PLLアナログ電源VCCA_PLLは、1.8Vの低ノイズ・スイッチング・レギュレーターに接続します。適切なアイソレーション・フィルタリングを使用することにより、VCCPTと同じレギュレーターからVCCA_PLLをソースすることも可能です。注2、3、4、7、および10を参照してください。これらはバンク1から12のI/O電源電圧ピンです。各バンクは異なる電圧レベルをサポート可能です。Standardをサポートします。Standardに応じて、これらのピンを1.2V、1.25V、1.35V、1.5V、1.8V、2.5V、または3.0V供給に接続します。このようなピンがVCCPGMと同じ電圧レベルを必要とする場合、VCCPGMと同じレギュレーターに接続することも可能です。すべてのI/Oバンクが2.5Vまたは3.0V供給をサポートするわけではありません。