还不占多大面积(占的是金属层)。Mesh结构的褒贬不一。L1数据缓存为8路组关联,延迟为4个周期,每周期支持2x32byte读和1x32byte写:新的Skylake-SP中翻倍,Intel只说是“每周期128byte读和64byte写”,应该是2x64B读+1x64B写。在前几代HEDT和Xeon处理器上,Intel采用了3层级缓存的架构。L3大小通常是L2的倍数,以便存储L2的所有数据再加上L3的额外数据。SKL-X每核心的私有L2增加到了1MB,为原来的400%,代价是砍了L3,从每核心约2.5MB减少到了每核心1.375MB。L2,寻找更新的数据(内存作为备份,数据可能过期)。变为原来的70%,在通常应用中带来3-5%的IPC提升。Core首先是Skylake-X上对AVX-512的支持。Phi处理器上引入了AVX-512(至少是某种变种),在SKL-X上是首次将AVX-512带入消费/企业核心领域。28Ci9-7XXX,18CSKL-X的端口配置,端口0,1的FMA为256bit,执行AVX-512-F是两个端口合并的,与KNL类似。端口5在Skylake核心外加了第二个FMA,只支持AVX-512。