FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMコントローラのシミュレーションが大体完成した。SDRAMコントローラはDQの遅延値を0から63まで増やしていって、ちゃんと受けられるDQの遅延値を計算して、その遅延値をDQの遅延値とするものだ。DDR2-400でやっています。手順は以下のようになる。SDRAMのイニシャライズが終了したらイニシャル・データをライトする。2.DQのIDELAY値を0から63まで変化させてイニシャル・データをリードする。3.初めて正しいイニシャル・データをリードできたIDELAYの値をPS1とする。4.PS1を過ぎて、間違ったデータをリードしたIDELAYの値をPS2とする。5.IDELAYの値を63まで変更する。7.これですべての初期化手順が終了。このように、リードの時にDQの値を遅延させて、内部クロックでサンプルするという方式は変更がない。自動的に最適点を検索できる機能を追加しただけだ。Veritakでシミュレーションをしているところを下に示す。シミュレーションするとかなり時間がかかるが、Veritakだとだいぶ速いので助かっている。今、ISEでインプリメントしてみたがタイミングを満たさないところがある。大体、対策はわかっている。ブログで対策の取り方を説明しようと思う。2008/05/09:明らかにタイミングを満たさない場所はバグでした。タイミングを満たしていません。コメント:4プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。