SerDesチャネルに重点を置いて、パラレルバスとシリアルリンクのソース同期。統計解析手法を使用しています。どちらの構成も、汎用トポロジーの探索ツールで拡張されています。SystemSIは、次のインターフェースの設計を加速するために3つの主要機能を備えています。Explorerこの汎用トポロジー探究ツールは、シグナル・インテグリティまたは過渡パワー・インテグリティ解析を一緒に実行できるようにすることを含め、エンドツーエンドのシグナルおよびパワートポロジーの探究に最適です。複雑なインターコネクトモデルを組み込み、相互接続モデルの各ポートの回路を自動的に複製する単一のドライバー/レシーバー/ディスクリート・シンボルに接続することもできます。Analysisこのエンドツーエンドの解析ソリューションは、DDRxメモリを使用した設計などのソース同期パラレルインタフェースをターゲットにしています。プリレイアウト機能(viaウィザードを含む)により、素早く生成され、接続されたモデルから始めることができます。設計が洗練されるにつれて、実際のハードウェアの動作を反映するために、より詳細なモデルを交換することができます。シンボル間干渉(ISI)、クロストーク、及び同時スイッチングノイズの影響を考慮します。これらのシミュレーションは、非理想的な電力供給システムの影響を十分に説明することができます。グラフィカルな出力とポストプロセスオプションにより、システムの迅速な改善が得られます。+、Xaui、Infiniband、SAS、SATA、USBなどの高速SerDesデザインに焦点を当て、基本的なテンプレートを使用した早期評価を行います。AMIトランスミッタおよびレシーバモデルのサポートにより、複数のサプライヤのチップとのシリアルリンクのチャネル動作のシミュレーションを実行できます。チップモデルの開発者は、IBIS-AMIモデル開発を支援するテクニックにアクセスすることができます。複数のパッケージ、コネクタ、ボードのモデルを追加して、チャネル全体を反映させることができます。シミュレーションはクロストークの問題を特定し、チップレベルのクロックとデータ回復(CDR)技術の有効性を示します。数百万ビットのデータを含むフルチャネル・シミュレーションでは、ジッタおよびノイズ・レベルが指定された許容値内にあるかどうかを判断するために全体的なビットエラー率(BER)が確認されます。SystemSIは、環境への取り組みを容易にするために、ブロックベース回路エディタで始まり、非常に基本的なデータを簡単に使い始めることができます。設計作業が進むにつれて、モデルがスワップインされ、設計構造の詳細が反映されます。