線および有線通信用の革新的なCMOS回路に関する幾つかの論文を発表しました。これらの回路設計は、かつてない性能レベルを持つ次世代高速通信システムに向けて重要な一里塚となります。広く普及している有線通信向けADSL(非対称型デジタル加入者線)標準が、数カ月前に新しいADSL2+標準で拡充されました。周波数レンジを利用できるようになり、オプションで4MHzを超える拡大レンジも利用できます。新しい用途の基盤が確立されました。要なパラメータはすべて最適化が図られています。CMOS技術で実現されています。ナログおよびデジタル・コーデック、フィルタ、14ビットのA/D(アナログ/デジタル)およびD/A(デジタル/アナログ)コンバータなど、必要な全機能が集積されています。低い損失電力(チャネル当たりわずか75mW)、小さいチップ占有面積、製造の容易性、といった特長を持ち、新ADSL標準向けのあらゆるシステムソリューションに対して極めて効率的な基盤を提供します。/DおよびD/Aコンバータの精度、受信および送信パスのリニアリティ、消費電力レベルに関して、この新ICは、これまでに公表されたADSL用アナログチップに比べて2倍の「効率」を持っています。CMOS技術で実現された、極めて高性能のA/Dコンバータ(ADC)を発表しました。このADCは交換局用のADSLラインカード・ソリューション向けに開発されました。用途では広帯域で高分解能のADCが必要であり、それはADSLチップセットにとって重要な機能です。他方で、高集積ADSLラインカード設計でしばしば制約要因となるのは損失電力です。ADSL用として公表されたADCのそれを大幅に下回ります。新ADCはデルタ・シグマ変調方式を用いています。在するノイズ電力もスペクトル的にシェイプされます。スイッチトキャパシタ(SC)方式の採用により、堅牢な動作が実現されます。集積化キャパシタの相対精度は、製造時に良好な一定性を保って生産できるからです。今日のCMOS技術では供給電圧が低減されているので、達成可能な信号振幅が低くなり、この種のADCのミクストシグナル開発にあたって特別な課題となっています。給電圧低減による不利を十分に補償できる程度まで信号フローを改善する、練り直されたトポロジーをベースとしています。PLL回路この新型回路は、インフィニオンのフィラッハ開発センタ(オーストリア)とコーポレート・リサーチ部門(独ミュンヘン)が共同開発した特殊なPLL(フェーズ・ロック・ループ)です。報告されたすべてのCMOSベース回路のなかで最高の出力周波数(13GHz)を持っています。従来は、これほどの高周波数のPLLはバイポーラ技術でしか実現できませんでした。価なシステムソリューションの基盤が創出されたことになります。PLLは例えば、低い周波数をN倍の乗算により高い周波数に変換する周波数合成に用いられます(周波数シンセサイザ)。んな性能損失も招かずに、非整数値であるN倍で乗算することもできます。して、出力周波数をはるかに細かい増分でプログラムできます。高いデータ伝送速度を持つ将来の有線および無線通信システムでは、これほどの高い周波数が必要になります。リア・ネットワーク)チップセットの研究プロジェクトがあります。ここでは、PLLがトランスミッタとレシーバの両方に基本クロック・パルスを送出します。A/Dコンバータ新しい無線LAN(802.11x)標準へ向けたベースバンド・プロセッサには、CMOS技術による高性能のA/Dコンバータが必要です。能要件を満たすと同時に低い損失電力レベルを確保するため、CMOS技術の採用とチップ面積の縮小が不可欠です。給電圧1.5Vで動作する消費電力がわずか22mAの10ビット/80MHzのパイプライン型ADCを発表しました。これを使えば、同様な設計と比較して消費電力を約50パーセント低減できます。CMOS技術による全回路のチップ占有面積はわずか0.3平方ミリメートルで、大幅なコストダウンをもたらします。Selection)を採用して達成されました。動車および産業分野や有線通信市場のアプリケーションへ向けた半導体およびシステムソリューション、セキュア・モバイル・ソリューション、メモリ製品などを供給しています。ジア太平洋地域ではシンガポール、そして日本では東京を拠点として活動しています。2003会計年度(9月決算)の売上高は61億5,000万ユーロ、2003年9月末の従業員数は約32,300名でした。ンフィニオンは、フランクフルトとニューヨークの証券取引所に株式上場されています。