FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMコントローラのインプリメントテスト(IOB)”で、まだdqs_enable_3dがクリティカルパスになっていたので、例によってmax_fanoutを1にした。その後、もう1つ、FFのmax_fanoutを1にしたところタイミングが収束した。これで大体大丈夫だと思う。最終的にはセットアップ時間、クロックからの出力時間の制約をUCFに書く予定だが、これでだめならばやれることは少ない。前回、Floorplannerで配置したDQSのトライステートバッファの配線遅延は以下のとおりだ。最初にddr2_dqs<0>とddr2_dqs<1>が1.230ns。精査していないが、このくらいだと大丈夫だと思う。controllerのインプリメントは終わったので、以前テストした表示部とあわせて、Suzaku-Vにインプリメントして動作確認をする予定だ。URLhttps://marsee101.blog.fc2.com/tb.php/734-2ed05989この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。