FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。明日から、XilinxのアドバンスドFPGA設計セミナー行ってきます。何か、新しくわかったことがあったら報告します。いうか忘れないように、まとめとかないと。自分でも、Floorplanner使い方忘れちゃうので自分のブログを見ながらやってます。ISEでVerilogプロジェクトで試してみようと思ったら、テストベンチファイルはVHDLしか出力できないようだ。テストベンチを自分で書かなくてはいけないが、本を職場に忘れてきてしまって、書けない。LanguageにVHDLとVerilogを選ぶ所がありました。(キコさん、教えていただきまして、ありがとうございました)でも、勉強のため、Verilogのテストベンチを書いてみようと思う。仕事は、以前のネットワークインターフェースのミスアラインのDMAにバグがあり、うまく行っていない。以前に作ったので、忘れてしまっていて、デバックがうまく行っていない。»コメントこんばんは。>新しくわかったことがあったら報告します密かにわたくしもチェックさせていただきます。>テストベンチファイルはVHDLしか出力できないようだえ。いえ、できますよ、確か。プロジェクトのプロパティでテストベンチの言語を選ぶコンボボックスがあったと思いますが。お楽しみにお待ちください。情報ありがとうございます。ここにあるとは知りませんでした。私もverilog→VHDLの切り替え時に通った道のりでした。URLhttps://marsee101.blog.fc2.com/tb.php/61-1aa6b2e0この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。