FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMコントローラの制約ファイル(UCFファイル)を見ると知らなかった制約を使ったあったので、勉強してみることにする。(現在、Xilinx社の制約ガイドへのリンクが切れているようです)まずは、RLOCとU_SET。MIGが生成したUCFファイルの一部を引用する。対して相対的に位置を指定する。RLOC_ORIGNで原点を指定する)は知っていたのだが、U_SETは知らなかった。つの集合にグループ化できるようにします。いうことなので、delay_calibration_chainというグループにグループ化していることになる。TO制約の場合のDATAPATHONLY。下にMIGが生成したUCFファイルの一部を引用する。DATAPATHONLY;ISE13.1のタイミング制約ユーザーガイドの115,116ページの一部を引用する。ィネーション同期エレメント間のクロックスキューが含まれます。クロックスキーは、デスティネーション同期エレメントへのクロックパスからソース同期エレメントへのクロックパスの値を引いて計算されます。対して自動的に実行されます。ホールド解析の両方が含まれます。制約でクロックスキューや位相情報が考慮されないように指定できます。データパスのみが解析されます。DATAPATHONLYを付けると、クロックスキューなどを無視して、データパスのみを解析するそうだ。Virtex-5以下は新しいバージョンのISEでもホールドの解析はされていないんだったか?確認してみよう。DIFF_SSTL18_IIという差動のSSTL18の制約があったのか?自分でもこれを指定しておけば良かった。Kitのユーザーガイドの117ページでは、DIFF_SSTL18_IIは使っていない。SSTL18_IIを使用している。BEL、これは知っていたが、書いておく。G;Spartan-3Aでは、スライスに2つのFFが入っている。これをFとGと呼んでいる。Editorでスライスをダブルクリックして、F=ボタンをクリックしてみるとよくわかると思う。上の制約は、"top_00/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/six"というインスタンスがSLICE_X3Y6のスライスの下側のGのFFに割り当てられることを示している。コメント:0プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。