FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。KitでEDKを使ってカメラ表示16(回路をXPSに登録)”の続き。Kitにダウンロードして、ディスプレイが同期もしていなかったので、いくら何でもおかしいということでシミュレーションを行った。”EDKのシミュレーション”を参考にした。Navigatorでテストベンチのテンプレートを作成して修正した。テストベンチsystem_top_tb.vの自分で追加した部分を下に示す。Modelをダブルクリックコンパイルして、ISimを起動した。すると、ipif_Bus2IP_MstRd_sof_n等が'U'になっていた。(慌ててデバックしたので、画像を取ってありませんでした)いろいろ見ていると、CamDisp_EDK_OV7670\system\pcores\display_controller_v1_00_a\hdl\vhdlフォルダのdisplay_controller.vhdのMPLB_Clkが0のままだったことが判明した。それで、レジスタの初期化もできていないので、'U'になっていたみたいだ。これではクロックが来ていない。ちなみに、plb_v46_1がdisplay_controllerに接続されているPLBで、plb_v46_0がcamera_controllerに接続されているPLBだ。やって、PLBにクロックを入れるのか?と思ってXPSをいじってみたが、GUIで設定はできないようだった。plb_v46_1には、PLB_ClkとSYS_Rstの記述がなかった。plb_v46_1にPLB_ClkとSYS_Rstの記述をmb_plb同様に追加した。Repositoriesしてから、シミュレーションすると、CamDisp_EDK_OV7670\system\pcores\display_controller_v1_00_a\hdl\vhdlフォルダのdisplay_controller.vhdのMPLB_Clkにクロックが出力された。ipif_Bus2IP_MstRd_sof_nなども'U'にならないで、ちゃんとした信号が出るようになった。見ると、plb_v46_1のPLB_Clkがきちんとclk_62_5000MHzに接続されていた。URLhttps://marsee101.blog.fc2.com/tb.php/1909-5e184b11この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。