FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。使って割り算コアを生成してみた。Name:をdivider_perとして、割り算器を生成する。Widthが15ビットだ。Divisonは1にしてある。このパラメータで割り算器を生成した。これだけではインプリメントとシミュレーションができないので、トップファイルとテストベンチを追加した。RTL;次にテストベンチ・ファイルのDivider_test_tb.vhdを下に示す。process;END;これで、とりあえずインプリメントをしてみた。Editorで見てみると、FPGA内部では確かにIOとスライスが使用されている。次にシミュレーションを行ってみた。ISimによるシミュレーション波形を下に示す。rfdが1のままだった。rfdが0になることはない。rfdは入力データがコアにサンプルされるタイミングを表す。Widthが23ビットなので、割り算データが出力されるレイテンシは上のシミュレーション波形のカーソルから1usec、25クロックである。2クロックなので、25クロックとなり同一である。Divisonを8にしてみた。これで、シミュレーションしてみたのが下の波形だ。今度は、rfdが8クロックごとに1になっていて、そこでサンプルされたデータが、1.04usec、26クロック後に割り算されて出力されている。3クロックなので等しい。Divisonが8の方がリソースは食わないはず。これで、この用途には十分だと思う。Generatorの割り算器を確かめてみた。数クロックかかるということがわかった。URLhttps://marsee101.blog.fc2.com/tb.php/1605-f1f3a93fこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。