rdreqに従って無条件で内部カウンタが回ります。overflowやunderflowを防ぐのは外側の仕事になります。checkingが効いていると、rereq(ack)をHighにしっ放しにして、emptyがLowのときにだけデータを受け取るという、ずぼらな事が可能です。checkingはoverflow時に先に書いた内容が破壊されずに残るというだけです。すると性能的なペナルティとのことですが、多少fmaxが落ちるのと、最初のデータがFIFOの入口にライトされてから出口のemptyが下がるまで1クロックほど余計に掛る程度のことだったと思います。そんなにひどい性能低下がある訳ではありません。BuilderでSDRAMのIPが選択できますので、こちらを使った方が簡単だと思います。]くりさん、こんにちは。FIFOの件了解しました。解説ありがとうございました。modeで使おうと思います。Buiderでのシステム構築(マスタデバイスの作り方とか?)がよくわからないので、取り敢えず自分で全部作ろうと思っていました。Builderのマスタデバイスの作り方を書いたマニュアルがあったら教えていただければと思います。Builderのマスタデバイスの作り方を書いたマニュアルがあったら教えていただければと思います。うーん、昔はしっかりした資料があったと思ったんですが、ざっと見、良い(日本語の)資料が見つかりませんね―。http://www.altera.co.jp/literature/manual/mnl_avalon_spec.pdfの3-18~あたりで、マスタに必要な最小限の信号線と基本的なタイミングを把握して下さい。level)に)程度で、SOPCに自作のIPを登録できます。何か分からないことがあったら質問して下さい。modeでのFIFOの設定で使ったことはないですじゃ(笑)シミュレーションで徹底的に動作を確認することをお薦めしますCQ出版のVHDLの本にFIFOの作り方があるので、DP-RAMで作る方があとあと悩まなくて済むこともあります。]くりさん、ご紹介ありがとうございます。教えていただいた資料を読んで、勉強してみたいと思います。わからないときはよろしくお願いします。アービタも作れるみたいですね。CycloneIIIの理解から始めたいと思います。アプロさん、こんにちは。XilinxではFWFTモード使っています。この方が、使いやすいです。DP-RAMで作る方法はXilinxでは作ったことがあります。IP使えるならば、IP使おうと思っています。URLhttps://marsee101.blog.fc2.com/tb.php/1558-eab232a1この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。