ボタンをクリックする。移動して、下の図の通りにファイルを選択して”開く”ボタンをクリック。チェックが入っていると思う。このままだとプロジェクトフォルダにコピーされてしまうので、チェックをはずそう。ボタンをクリックする。移動し、下の図の通りにVerilogファイルを選択する。”開く”ボタンをクリック。チェックが入っていると思う。このままだとプロジェクトフォルダにコピーされてしまうので、チェックをはずそう。ボタンをクリックして終了。これでプロジェクトが完成。コメント:2プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。