[0001]【発明の属する技術分野】本発明は、半導体記憶装置に関し、特に、シングルポートメモリの回路を用いてデュアルポートメモリで可能である同時的な読出・書込を行うことができる半導体記憶装置に関する。高機能化により、搭載されるメモリ回路の記憶容量が増加する傾向がある。input,読出動作時には競合しても非同期に2系統を動作させ書込時にはアドレス情報により調停を行うランダム・アクセス・メモリが知られている。このメモリは、その構成のために特殊なRAM部が必要であり、通常の入出力を1系統しか持たないシングルポート型のRAM部に対してトランジスタ数が数倍も必要となる。system.【0003】このような使用素子の増大を回避するデュアルポートラム回路が、特開平6−161870号で知られている。このデュアルポートラム回路は、通常のシングルポート型を使用するので、汎用のセミ・カスタムICで実現でき、コストの削減を図ることができる。JP-A-7-84987号で知られている。この技術は、書込と読出が競合する場合の調停手段として、遅延回路を有することに特徴がある。このように複数の要求が競合する場合の調停として、一方を他方に対して待機させる技術も、特開平8−328941号で知られている。JP-A-8-328941.【0005】メモリ回路の記憶容量の増大は、メモリ回路の面積を増大させるといった他の問題も生じさせている。次に、図10,図11を参照して、メモリ回路としての公知のSRAM回路構成における面積増大に関する問題点を説明する。circuit.【0006】一般に同じサイクル中で読み出し及び書き込みの動作を行う場合、2ポートSRAM回路が用いられる。図10にnワード×mビットの8カラム構成の同期式2ポートSRAM回路構成を示す。DBa[0:7],Db,DBb[0:7]が設けられている。406a,406bが設けられている。−1]は、アドレスラッチA402aに入力される(n+1)本のアドレスa[0:n]の内の連続する(n−2)本のアドレス信号により、ワード線デコーダ403aにより選択され、ワード線ドライバA404aで駆動される。B404bで駆動される。A407AとライトバッファA408Aと接続する。B408bと接続する。b.【0008】このように2ポートSRAM回路は、2種類のワード線が必要となり、それぞれを選択及び駆動するために2種類のワード線デコーダとワード線ドライバを設けなければならない。10M回路において2組のワード線とビット線に接続されるメモリセル401を示したものである。413,414,415,416で構成される。11は、通常のシングルポートメモリセル101に比べトランジスタ数が2個も多く必要である。このように、2ポートSRAM回路の面積は、シングルポートSRAM回路に比べ増大する。circuit.【0010】2ポートSRAM回路の動作モードをシングルポート・メモリセルを用いたSRAM回路で実現することにより、素子数増大と面積増大の両方を回避することが求められている。[0011]【発明が解決しようとする課題】本発明は、既述の技術的背景に基づいてなされたものである。Memory)回路の動作モードをシングルポートのメモリセルを用いたSRAM回路で実現することができる半導体記憶装置を提供することにある。port.【0012】本発明の他の目的は、シングルポートメモリセルを用いて、従来2ポートメモリセルを用いて実現されていた1サイクル内のデータの読出と書込の両動作を可能にする半導体記憶装置を提供するものである。selectorバッファ部を介して書込動作を同時に行なう半導体記憶装置。unit.【0014】本発明の半導体記憶装置において、前記第1アドレスの予め決められた部分のアドレスデータと前記第2アドレスのアドレスデータが等しくないとき、前記第2アドレスに基づいて第2カラムセレクタを選択することを許可することが望ましい。to.【0015】本発明の半導体記憶装置において、前記第1カラムセレクタは、前記第1アドレスに基づいてイネーブルとされ、前記第2カラムセレクタは、前記第2アドレスに基づいてイネーブルとされてもよい。address.【0016】または、入力されるモード信号と書き込み制御信号とに基づいて、前記メモリセルに関して、その読出と書込を同時に行う読出・書込モードと、その読出のみを行う読出モードと、その書込のみを行う書込モードの3つのモードの1つを選択するモード変換回路とからなり、前記第1カラムセレクタは、前記読出・書込モードと前記読出モードにおいてイネーブルとされ、前記第2カラムセレクタは、前記読出・書込モードと前記書込モードにおいてイネーブルとされてもよい。terminalRゲートと、前記第1のORゲートは前記書き込み制御信号を他方の入力端子に受け、前記書き込み制御信号を反転して前記第2のORゲートの他方の入力端子に供給するための反転回路とを具備してもよい。a.【0017】本発明では、前記第1入出力部に代えて第2入出力部を具備してもよい。この場合、前記第2入出力部は、前記第1カラムセレクタに接続された第1センスアンプ部と第1バッファ部と、前記第2カラムセレクタに接続された第2センスアンプ部と第2バッファ部とからなり、前記第1センスアンプ部を使用する読み込みモードと前記第1バッファ部を使用する書き込みモードと、前記第2センスアンプ部を使用する読み込みモードと、前記第2バッファ部を使用する書き込みモードとを独立して制御可能であることが好ましい。case,入力されるモード信号と第1と第2の書き込み制御信号とに基づいて、前記第1センスアンプ部と前記第1バッファ部と、前記第2センスアンプ部と前記第2バッファ部とを独立して制御するためのモード変換回路を軍備することを特徴とする。[0018]【発明の実施の形態】以下に添付図面を参照して、本発明の半導体記憶装置を詳細に説明する。えばSRAMについて説明する。nワード・mビットの8カラム構成の同期式SRAM回路を示している。2種類のカラムデコーダ106とカラムセレクタ107を設け、アドレスAとアドレスBの2種類のアドレス信号により各カラムデコーダとカラムセレクタが独立に制御可能な構成となっている。configured.【0020】図1のSRAM回路は、アドレスAによるデータの読み出しとアドレスBによるデータの書き込みが同時に行えるモードと、アドレスAによる通常のシングルポートと同様の動作を行うモードが選択可能である。動作モードの選択は、MODE信号を用い、アドレスセレクタ105がカラム選択のためのアドレスをアドレスAまたはアドレスBから選択することで決定される。MODE信号とWEB信号により、モード変換回路108が、あるクロックサイクル時にセンスアンプ109とライトバッファ110を動作状態にするかどうかを決めている。cycles.【0021】このような構成において、2種類のアドレス信号の一方を用いてワード線及びビット線対の選択を行い、もう一方のアドレス信号を用いて前者と異なるビット線対を選択するように動作させる。この結果同じサイクル内に、同じワード線に接続された異なるカラムのSRAMセルをアクセス可能となり、これらのセルに対しては読み出しと書き込み動作を行うことが可能となる。アドレスAとアドレスBの2種類のアドレス信号により各カラムデコーダとカラムセレクタが独立に制御可能な構成となっている。M,即ち読み出しモードまたは書き込みモードの2つの動作モードを有する。この動作モードの切り換えは、モード信号によって行われる。第1の実施形態における外部入力モードは、”Lo”又は”Hi”で示される。外部入力モードが”Lo”であれば、その動作モードは通常のシングルポートの一方動作モードであり、その外部入力モードが”Hi”であれば、同時に読出と書込を行う読み出し・書き込み動作モードとなる。the読出と書込を切り換える読出書込切換信号WEB、動作モード切換信号、m本のデータ入力信号IN、m本のデータ出力信号OUTを含む。cellRAMセルが用いられている。used.【0024】図2は、シングルポートSRAMセルを示している。このシングルポートSRAMセルは、6個のトランジスタで構成されている。2個のインバータゲート111,112と2個のトランスファゲート113,114により構成されている。SRAMセルとしては、高抵抗負荷型のセルを用いることができる。cell.【0025】2種類のアドレス信号は、アドレスAについては(n+1)本の信号、アドレスBについては3本の信号でそれぞれに形成されている。(n-2)本の信号がワード線デコーダ103に入力される。103.アドレスBは、アドレスラッチBを介し、アドレスセレクタ105に入力される。このとき、アドレスAの上記3本の信号とアドレスBの信号は、カラムデコーダAとカラムデコーダBとで異なったデコード値となるように与えられる。B.【0026】ワード線デコーダ103は、アドレスAの(n−2)本の信号を受け、シングルポートSRAM回路と同様に、ワード線ドライバ104と接続し、選択されたワード線を駆動する。105,入力されるアドレスAの3本の信号とアドレスBの信号から一方のアドレス信号を選択し、選択されたアドレスがカラムデコーダB106に入力される。2種類のカラムデコーダ106により、カラムデコーダAのデコード信号SA[0:7]はカラムセレクタA107に入力され、カラムデコーダBのデコード信号SB[0:7]はカラムセレクタB107に入力される。読出専用のカラムセレクタAはセンスアンプ109に、書込専用のカラムセレクタBはライトバッファ110にそれぞれに接続される。105とモード変換回路108に入力される。アドレスセレクタ105では、MODEが”Lo”の時にアドレスAからの3本の信号を選択し、MODEが”Hi”の時にアドレスBの信号を選択する。108は、MODE信号とWEB信号により動作モードの切り換えを行う。signal.【0028】図3は、モード変換回路を示している。Hi”の時にはWEBの信号に関わらず同じサイクル内で読出と書込を行う同時的動作が行われる。CLKの4周期T1〜T4の動作を示している。T1と周期T2は、同一サイクル内書込・読出モードを示し、周期T3が通常のシングルポート動作の書込モードを示し、周期T4が通常のシングルポート動作の読出モードを示している。operation.【0030】3つの動作モードからその1つを決定するのは、MODE又はWEBの外部入力信号である。MODEが”Hi”である時の同時読出・書込モードとなる。"Hi".【0031】周期T1から周期T4に進む時間順に動作を次に説明する。"Lo”である間にビット線のプリチャージが行われている。".【0032】周期T1では、MODE信号が”Hi”であるため、WEB信号に関係なく読出信号REも書込信号WEもともに”Hi”となり、CLK信号の立ち上がり後に、センスアンプ109とライトバッファ110が動作を開始する。operation.【0033】ワード線は、アドレスA[3:n]によりCLK信号の立ち上がり後にWL[i]が選択される。Aがデコード線SA[0]を駆動し、カラムセレクタAでビット線対D[0],DB[0]が選択される。アドレスB[0:2]の信号により、カラムデコーダBがデコード線SB[7]を駆動し、カラムセレクタBでビット線対D[7],DB[7]が選択される。この結果、メモリセル[i,0]から”Hi”の保持データが出力端子OUT[k]に読み出され、入力端子IN[k]から入力される”Lo”のデータがメモリセル[i,7]に書き込まれる。WEもともに”Hi”を維持し、センスアンプ109とライトバッファ110がイネーブル状態である。enabled.【0035】アドレスA[3:n]は、周期T1と同じであるため、ワード線も同じWL[i]が選ばれる。D[7],DB[7]が選択される。DB[0]が選択される。IN[k]から入力される”Lo”のデータがメモリセル[i,0]に書き込まれる。0].【0036】周期T3では、”Lo”のMODE信号と”Lo”のWEB信号によりモード変換回路の出力信号WEが”Hi”のままで信号REが”Lo”に変化し、ライトバッファ110がイネーブル状態である。state.【0037】ワード線は、アドレスA[3:n]の変化によりCLK信号の立ち上がり後にWL[j]が選択される。Aがデコード線SA[7]とカラムデコーダBがデコード線SB[7]を駆動し、カラムセレクタAとカラムセレクタBで同じビット線対D[7],DB[7]が選択される。このとき、アドレスB[0:2]はアドレスセレクタによりディスエイブルとなる。この結果、入力端子IN[k]から入力される”Lo”のデータがメモリセル[j,7]に書き込まれる。REが”Hi”になり、CLK信号の立ち上がり後にセンスアンプ109が動作する。signal.【0039】ワード線は、アドレスA[3:n]によりCLK信号の立ち上がり後にWL[i]が選択される。Bで同じビット線対D[0],DB[0]が選択される。selected.このとき、アドレスB[0:2]はアドレスセレクタによりディスエイブルとなる。この結果、メモリセル[i,0]がアクセスされ、メモリセル[i,0]から”Hi”の保持データが出力端子OUT[k]に読み出される。toAM回路が実現している。realized.【0041】次に、本発明の第2の実施形態による半導体記憶装置について説明する。invention.【0042】図5は、本発明による実施の形態の実施例2を示し、実施例1と同じくnワード×mビットの8カラム構成の同期式SRAM回路を示している。第2の実施形態が第1の実施形態と異なる点は、外部入力信号のWEBとMODEを無くし、アドレスセレクタ105とモード変換外部信号108の回路ブロックを必要としない点である。第2の実施形態に示されるSRAM回路では、動作モードが1クロックサイクル内に読出と書込を行う動作モードに限定されている。OUT[0:m]がある。+1本の信号、アドレスBが3本の信号でそれぞれ構成される点までは同じである。signals6に入力される。このように第2の実施形態は、第1の実施形態におけるシングルポートの読出・書込動作モード選択がない構成になっている。embodiment.【0044】第2の実施形態の動作を、図6を参照して説明する。T1,T2における動作を示したタイミングチャートである。各周期の動作は、周期T1では読出動作のためにメモリセル[i,0]が、書込動作のためにメモリセル[i,7]がそれぞれアクセスされる場合を示し、周期T2では書込動作のためにメモリセル[j,0]が、読出動作のためにメモリセル[j,7]がそれぞれアクセスされる場合を示したものとなっている。周期T1から周期T2の順に動作の説明をする。T1.【0045】周期T1は、アドレスA[3:n]によりCLK信号の立ち上がり後にWL[i]が選択される。by.アドレスA[0:2]により、カラムデコーダAがデコード線SA[0]を駆動し、カラムセレクタAでビット線対D[0],DB[0]が選択される。B[7],DB[7]が選択される。ofT[k]に読み出され、入力端子IN[k]から入力される”Hi”のデータがメモリセル[i,7]に書き込まれる。[k].【0046】周期T2は、アドレスA[3:n]の変化によりCLK信号の立ち上がり後にWL[j]が選択される。Aがデコード線SA[7]を駆動し、カラムセレクタAでビット線対D[7],DB[7]が選択される。D[0],DB[0]が選択される。ofT[k]に読み出され、入力端子IN[k]から入力される”Lo”のデータがメモリセル[i,0]に書き込まれる。circuit,第1の実施例に比べて更に小面積のSRAM回路が実現可能となる。realized.【0048】次に、本発明の第3の実施形態による半導体記憶装置を説明する。invention.【0049】図7は、本発明の第3の実施形態による半導体記憶装置の構成を示す。図7は、nワード×mビットの8カラム構成の同期式SRAM回路を示したものである。inputted,309bとライトバッファ310a,310bを備えていることにある。cycleM回路と同じ動作モードを有する。7,データ出力端子としては、データ出力端子OUTaとデータ出力端子OUTbを備え、データ入力端子は、データ入力端子INaとデータ入力端子INbを有し、それぞれに2個の入出力ポートが設けられている。WEBaとWEBbは、読出と書込を同一サイクル内に行う動作モード時に読出または書込のポート選択を行うための外部入力信号である。2つのデータ読み出し、1サイクル内に2つのデータ書き込み、同一サイクル内の読出と書込の各動作モードから選択するために用いられる外部入力信号である。318と2個のインバータゲート319,320によって構成されている。cycleつのデータ読出動作モードとなる場合の構成例である。mode.【0052】第3の実施形態の動作を、図9を参照して説明する。toT4における動作のタイミングチャートである。T1では同一サイクル内書込動作モード、周期T2では同一サイクル内読出動作モード、周期T3とT4では同一サイクル内の読出と書込の動作モードとなる場合を示したものである。図9には示されていないが、実施例1,2と同様に、CLK信号が”Lo”の間にビット線のプリチャージを行っている。310bが動作を開始する。signal[i]が選択される。アドレスA[0:2]により、カラムデコーダAがデコード線SA[0]を駆動し、カラムセレクタAでビット線対D[0],DB[0]が選択される。Bでビット線対D[7],DB[7]が選択される。この結果、入力端子INa[k]から入力される”Hi”のデータがメモリセル[i,0]に書き込まれ、入力端子INb[k]から入力される”Hi”のデータがメモリセル[i,7]に書き込まれる。CLK信号の立ち上がり後にセンスアンプ309aとセンスアンプ309bが動作する。A[3:n]によりWL[i]が選択される。A[7],DB[7]が選択される。DB[0]が選択される。この結果、周期T1に書き込まれたメモリセル[i,7]の”Hi”のデータが出力端子OUTa[k]に読み出され、周期T1に書き込まれたメモリセル[i,0]の”Hi”のデータが出力端子OUTb[k]に読み出される。ワード線は、アドレスA[3:n]によりCLK信号の立ち上がり後にWL[j]が選択される。A[0],DB[0]が選択される。DB[7]が選択される。OUTa[k]に読み出され、入力端子INb[k]から入力される”Lo”のデータがメモリセル[j,7]に書き込まれる。ワード線は、アドレスA[3:n]によりCLK信号の立ち上がり後にWL[j]が選択される。A[0],DB[0]が選択される。DB[7]が選択される。この結果、周期T3と同じメモリセル[j,0]とメモリセル[j:7]がアクセスされ、入力端子INa[k]から入力される”Lo”のデータがメモリセル[j,0]に書き込まれ、周期T3に書き込まれたメモリセル[j,7]の”Lo”のデータが出力端子OUTb[k]に読み出される。[k].【0057】第3の実施形態では、第1の実施形態に比べ、センスアンプとライトバッファがもう1組ずつ増えるが、大容量のSRAM回路においてその面積の増加はほとんど問題にならない。SRAM回路に対する面積縮小の効果は、実施例1とほぼ同様である。SRAMセルの約1/2であるため、従来の2ポートSRAM回路に比べ最大50%の縮小が可能である。2ポートSRAM回路で実現されていた読出または書込の2つの動作を同じサイクル中に行わせる回路構成を実現したので、その構成面積の増大が回避されている。その理由は、2ポートのSRAMセルを用いずにシングルポートのSRAMセルが適用できる構成としたためである。一般にメモリ回路面積に占めるメモリセルの割合は、記憶容量の増大に伴い、増加する傾向にある。そこで、通常2ポートSRAM回路を構成しなければならないが、本発明によれば、SRAM回路面積を縮小することができる。DRAWINGS【図1】図1は、本発明の第1の実施形態による半導体記憶装置の構成を示す回路ブロック図である。invention.【図2】図2は、本発明の第1の実施形態による半導体記憶装置のメモリセル回路の構成を示す回路図である。invention.【図3】図3は、本発明の第1の実施形態による半導体記憶装置のモード変換回路を示す回路図である。invention.【図4】図4は、本発明の第1の実施形態による半導体記憶装置の動作を説明するためのタイミングチャートである。invention.【図5】図5は、本発明の第2の実施形態による半導体記憶装置の構成示す回路ブロック図である。invention.【図6】図6は、本発明の第2の実施形態による半導体記憶装置の動作を説明するためのタイミングチャートである。invention.【図7】図5は、本発明の第3の実施形態による半導体記憶装置の構成示す回路ブロック図である。invention.【図8】図8は、本発明の第1の実施形態による半導体記憶装置のモード変換回路を示す回路図である。invention.【図9】図8は、本発明の第3の実施形態による半導体記憶装置の動作を説明するためのタイミングチャートである。invention.【図10】図10は、従来の半導体記憶装置の構成を示す回路ブロック図である。device.【図11】図11は、従来の半導体記憶装置のメモリセルを示す回路図である。device.【図12】図12は、従来の半導体記憶装置についての動作を示すタイミングチャートである。election択された第2アドレスからライトアドレスを生成する半導体記憶装置。gateる半導体記憶装置。signalを発生するモード変換回路とを。前記モード変換回路は、前記モード信号と前記第1と第2の書き込み制御信号とに基づいて、前記第1センスアンプ部と前記第1バッファ部と、前記第2センスアンプ部と前記第2バッファ部とを独立して制御する半導体記憶装置。