Unit)』の開発を進め、2018年度からの出荷開始を目指す」という発表を行った。DLUがどのようなものであるかは、競合製品と比べて10倍の性能/電力を目指すということしか述べられておらず、謎に包まれていた。このDLUについて、フランクフルトで開催されたISC2017において、富士通のAI基盤事業本部シニアディレクターの丸山拓巳氏が発表を行い、その概要が明らかにされた。ここでは、丸山氏の発表をもとに富士通のDLUがどうなっているのかを見て行きたい。Unit)は、ディープラーニングに特化した設計になっている。この点では、GoogleのTPUなどと同じ考え方のプロセサである。演算精度を最適化することで、競合製品と比較して10倍の性能/電力を目指す。京コンピュータで開発したTofuインタコネクトの技術を使って大規模なニューラルネットの処理ができるスケーラブルな設計とするという。競合製品の10倍の性能/電力を目指す。(このレポートのすべての図は、丸山氏のISC2017での発表スライドのコピーである)丸山氏は、ディープラーニングの処理を効率よく実行し、高い性能/電力を実現するには、従来のスーパーコンピュータ(スパコン)やGPUのようなアーキテクチャでは不十分で、専用のアーキテクチャのハードウェアを開発することが必要になるという。これは、GoogleのTPU開発チームと意見が一致している。行って性能を上げているが、ディープラーニング用のプロセサでは、用途に最適化したドメイン特化型のプロセサコアを使い、必要な演算精度を最適化する。超多数の専用コアをチップに搭載し、オンチップのネットワークで結合したアーキテクチャが最適であるという。汎用CPUのアーキテクチャとは異なり、DPUではドメインに特化したコアで、演算精度を最適化する。Unit)を多数集積し、それにホストCPUとのインタフェースと他のDLUと接続するチップ間インタフェース、3次元積層技術を使うHBM2高バンド幅DRAMメモリから構成されている。GPUでも使われている。DLUは大容量のレジスタファイルを持つ演算ユニットが直接HBM2メモリに繋がっているというメモリ階層とみられる。重みは再利用されないので、キャッシュやローカルメモリは持っても役に立たないという設計である。Element)は8並列のSIMD演算器を持ち、DPUは16個のDPEを次の図の青線のリンクでリング状に接続している。赤線のリングでDPUをリング状に接続しており、DPEは全体として、2次元のトーラス接続になっているのではないかと思われる。DLUは、チップ間接続インタフェースを持ち、3次元トーラスの大規模DLUネットワークを構成することができるというスケーラブルな設計になっている。GPUなどは、大規模ネットワークを構成する機能は持っておらず、この点は、富士通のDLUが先行するディープラーニング用のチップに対して優れている点であると言える。Unit)を多数集積し、超並列に計算を行う。メモリは高バンド幅のHBM2を使っている前の図には明示的に描かれていないが、Masterと呼ばれる大型のプロセサコアがあり、それが小形のディープラーニング用コアであるDPUを制御するという構造になっている。マスタコアは、メモリのアクセスとDPUに命令とデータを供給し、実際の演算は多数のDPUが並列に実行する。この図でもMasterとDPU群を含むプレーンが4枚重なっているように描かれており、DLUは大きく4つに分けられて実装されていると思われる。※本記事は掲載時点の情報であり、最新のものとは異なる場合があります。Corporation。