FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。IPの作製”を参照のこと。Library)を使用して、AXIバスの信号が規格から外れていないか?をチェックするチェッカだ。OVLだけでなく、Verilogコードも書いてチェックしてあるが、まだまだルールが足りないと思っている。OVLでもどのようにチェッカを使うか迷う場面が少なくない。汎用性を持たせようと思うと、並列のトランザクションに対応する必要がある。それにはまだ対応していないが、OVLチェッカだけでは難しいのではないか?と考えている。WLASTの組みのカウント数が合っているか?をチェックするチェッカが必要なのではないか?と思っている。2012/10/25:書き込みトランザクションの時に、MasterがAWREADYを待って、WVALIDをアサートしていけないというルールがあったので、修正した。wireOVLは実行オプションが重要なので、コマンドラインでのコマンドを下に示す。IPの作製”を参照のこと。BFMと言っても、汎用的に使えるものではなく、トランザクションの並列実行に対応していない。IPの簡易的な単体テストとしては十分に使えると思う。シーケンシャルにオーバーラップせずに行う。使用して、オーバーラップするように変更した。AXI_Master_1Seq_Writeは、8個の引数を持つ。以外の信号はAXIバスの信号なので、説明は省く。Writeのデータ転送が終了して、BREADYをアサートするまでのWaitクロック数を設定する。シーケンシャルに行う。DELAYを入れるように変更しました。修正、S_AXI_AWREADYが1になるのを確認してからS_AXI_WVALIDを1にしていたのでは、AXIバスの非標準となる。シーケンシャルにオーバーラップせずに行う。シーケンシャルに行う。IPの作製”を参照のこと。今回はテストベンチのVerilogコードを下に貼っておく。コメント:0キャラクタ・ディスプレイ・コントローラをAXI4スレーブにする8.1(BFMシミュレーション7)”キャラクタ・ディスプレイ・コントローラをAXI4スレーブにする8(BFMシミュレーション6)”の続き。IP用のBFMが間違っていたことがわかったので修正する。ちなみにWriteだけ変更している。Readは変更していない。”キャラクタ・ディスプレイ・コントローラをAXI4スレーブにする”シリーズの”BFMシミュレーション”~”BFMシミュレーション6”まで間違っているが、全部修正するのが大変なので、”キャラクタ・ディスプレイ・コントローラをAXI4スレーブにする8(BFMシミュレーション6)”のみ状態でのみ書きなおす。任意の回数ループするトランザクションは、8バースト、4バースト、2バースト、単発転送とする。それぞれデータ転送の最大のWait数を変えることにした。トランザクションは、最後のトランザクションで同期する。トランザクションの方が、遅延して開始する。Writeの一部分を下に示す。Readの一部を下に示す。Writeの1トランザクションの拡大を下に示す。Readの1トランザクションの拡大を下に示す。BFM、OVLチェッカはそれぞれ1つずつブログ記事を作って紹介する。コメント:0プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。