FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。作った同期FIFOの動作を確かめる1”の続き。今度はテストベンチを作る。見つからなかったので、全部自分で書いた。即興で書いてみたテストベンチを下に示す。6.5eでシミュレーションしようとして起動したら、ライセンス・エラーになってしまった。6.5bは問題なく起動するだけど?ネットで検索してもわからなかった。6.5eは購入バージョンでFreeバージョンではありませんでした。ダウンロード・センターから種別を選んでダウンロードすると、購入版になってしまいます。Editionの6.5eがダウンロードできました。インストールすると問題なく立ち上がりました。アプロさん、ありがとうございました。6.5bを起動して、シミュレーションすることにした。ModelSimを家で起動するのは久しぶりだ。”無償ツールで実践する「ハード・ソフト協調検証」をやってみる”以来だと思う。HDLファイルをADDして、コンパイルした。Simulationをスタートさせようとしたのだが、scfifoがないと怒られてしまった。あれ?これはどのライブラリをADDすればよいのだったか?良くわからないので、ライブラリが付け易いVeritakでやってみることにした。alteraのライブラリを下のように選択したところ、シミュレーションが成功した。シミュレーション波形を下に示す。なっているのがわかった。Simulationダイアログを出す。タグから220model_verとaltera_mf_verを選択した。これでOKボタンをクリックしところシミュレーションをスタートすることができた。コマンドを実行すると、シミュレーションを実行することができた。(当然、信号はWaveウインドウにいれました)次に、fullが1になるのを見るために、16回データを書き込むようにしてみた。6.5bでシミュレーションしてみた結果が下の図だ。usedwが0、fullが1になっているのがわかった。コメント:4プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。