UARTUARTのデータ送信部分のサンプルコードです。16段のFIFOとシフトレジスタ、そしてステートマシンで構成されます。CPUのコンソール用というよりも、FPGAの内部情報等をソフトウェアレスで常時外部へ送出するためのUART、という役回りで使用されます。キャラクチャ長5~8ビット、パリティの偶/奇/なし、ストップビット長1または2ビット等が外部信号によって選択可能です。本モジュールにはボーレートジェネレータは含んでいません。内部動作クロックと通信ボーレート用クロックを生成するためのクロックイネーブル信号出力がそのまま接続でき便利です。本モジュールの内部動作クロック入力です。24M~133.33MHzのクロック(ただし制限あり)が接続される想定です。UART”モジュールの資料から、CLK_INに関する記載をご覧下さい。非同期リセット入力です。パワーオン時、またはシステムリセット時にアサートして下さい。送信用クロックイネーブル入力です。ボーレートの周期でアサートされるCLK_INに同期した信号を入力して下さい。UART”モジュールとセットで使用する場合は、そのCKE_TX出力を本ポートに直接接続して下さい。送信開始のイネーブル入力です。RS232Cの制御線(本モジュールにはありません)等を使ってフロー制御を行いたい場合は、このポートを操作することで送信開始の制御が可能です。不要な場合はHi固定として下さい。強制送出するための信号です。アサート期間中は、FIFOやシフトレジスタ内のデータに関係なく、BREAK信号が送出され続けます。送信するキャラクタ長を設定する信号です。00の時5ビット、01の時6ビット、10の時7ビット、11の時8ビットとなります。キャラクタに続いて送出されるパリティビットを設置する信号です。00または01の時パリティなし、10の時偶数パリティ、11の時奇数パリティとなります。ストップビット長を設定する信号です。00または01の時1ビット、10または11の時2ビットとなります。送信データFIFOへのライトストローブ入力です。送信データFIFOへのデータ入力です。送信データFIFOのフルフラグです。送信データFIFOのエンプティフラグです。送信データFIFOと同シフトレジスタが、ともにエンプティとなったことを示すフラグです。送信データFIFOのエラーパルス出力です。FIFOがフルの状態でライトを行うとアサートされます(データはFIFOにライトされず捨てられます)。UARTのシリアル出力です。※特に注記のない限り、信号は全て正論理です。本ソースコードはVerilog版のみとなっております。詳細は下記の資料ダウンロードをクリックください。ソースコード自体は当社WEBストアにて販売しております。UART資料ダウンロード。