FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。VDMAのシミュレーションをしようとしている。行ったが、最後までシミュレーションすることができずに断念した。次に、Questaでシミュレーションを行ったら、最後までシミュレーションすることができた。2013.4のシミュレータでやってみた。HDLのラッパーファイルを生成して、テストベンチとCMOSカメラのモデルを用意してシミュレーションを行った。したら、コンパイルは通ったのだが、シミュレーションが始まった所でエラーが出てしまった。Modelがサポートされていないので、エラーだそうだ。問題ないということで、論理合成を行った。行ったが、こっちは問題ない。シミュレーションをしてみたが、3分09秒かかった。長いし、信号名が論理合成後の信号名になってしまうので、見にくい。メッセージが表示される”がヒット。置き換えられるそうだが、論理合成はリソースのペナルティがあるとのことだ。使用するリソースが増えるということだと思う。Simulationする前に、インプリメントをしてみた。インプリメントが成功した。次は、tclコマンドを実行した。選択しながらだと、エラーになってしまう。適用できないのじゃないだろうか?tclコマンドの書き方を探ってみることにする。(2013/01/10:追記)ikwzmさん、ありがとうございました。CONFIG.c_enable_debug_allを1にして、シミュレーションすることができました。