Pipeline)のクロックはPLLが出力した100MHzを使っているようだ。cycloneIII_embedded_evaluation_kit_picture_viewer_sopc.sopc*C:\Altera\80\kits\cycloneIII_3c25_niosII\demos\picture_viewer\cycloneIII_embedded_evaluation_kit_picture_viewer_sopc.sopcNEEKは外部オシレータから50MHz印加されるので、100MHzを使うにはPLLが必要。v9.1なるものを追加。2逓倍で100MHzを出力させ、全てPLL出力クロックで動作するよう設定。ALTPLLモジュールを使うためには、altera_mf.vが必要みたいなので追加でコンパイル。加えて、必要そうなcycloneiii_atom.vもコンパイル。したら、PLL無し時のRTL-Sim実行時間の3倍くらい時間がかかる。vcdも3.8GBとデカスギ。sopcb_test.vcd・余計なcycloneiii_atom.vをコンパイルしたからか?でも不要なモジュールだったら、コンパイルされてても動かない訳だから関係ないだろう。コンパイルしないと必要なモジュール不足でエラー出たのでこのファイルも必要。・ALTPLLのモデルの問題?RTLモデルな訳だから、1つのモジュールでこんな重くないだろ・・・と思うが。チェック外しても出力されるVerilogに違いは無いみたい。sopcb_test.vcdModelSim-Alteraを使っているが、ログに「10000ステートを超えた」とかMSG出ないし、Sim速度制限はかかってないみたい。すると頑張ってもこの時間か。2.5msのSimだから長いと言えば長いのだが、PLL有無でこんなに時間差、vcd容量差があるとは。(2010/2/3追記)PLL無しでやってみるとvcdは550MB程度と、1/10くらいになった。Simはこのまま進めて、実機確認の時だけPLLを含める事にしよう。