bitsNiosIIをe/をf/にしてみるが、そうすると、「altera_reserved_tck」のエラー問題が出てしまう。以下URLで興味深い話をされている。Editionでの解決策が良くわからないので保留。Compilationはdefaultが良い」について、設定を以下に変更。結果、まだタイミング違反ある。Editorを起動し、外部50MHzクロック入力端子をグローバルクロック設定にする。Clock結果違反消えず以下。altera_reserved_tck-2.269-2.269・・・何を変更したか忘れた。何か変更してコンパイルしたけど結局違反消えず。Hold違反も出てきた。altera_reserved_tck-2.066-2.066いい加減よく分からないので、NiosIIはf/でなくe/に戻す事に。すると、タイミング違反は全て消えた。QsysのNiosIIプロパティで以下のワーニング出てた。e/でもf/でも同じ。これSWのダウンロードエラーと何か関係あるかな。errors.ワーニングの指摘は28bitなので、表せるのは0x10000000まで。オーバーしてた以下ペリフェラルのアドレスを変更。0x08100000これでワーニングは消えた。ダウンロードエラーは消えない。ダウンロードする時にSystemIDが不一致でRUN出来なかったため、ちょっと前からSystemIDチェックを外してやってた。それを元に戻すとやっぱり、SystemID不一致でRUN押せない。QsysでSystemIDを再度インスタンス呼び出して、Generateし直して、sof作成まで実行。それでも、SystemID不一致が出て、SWダウンロードのRUNが押せない。次は、カスタム命令モジュールのリセット接続されてないのを疑う。Highでリセットかかるので、reset端子に次の信号を接続した。.clk_en);結果は同じく失敗。カスタム命令モジュールのclk_en、startをH固定しないと動かないので、1'b1に接続。.clk_en);結果は・・・っと思ったけど、よくよく実際の回路見ると、startとclk_enが常にHだと動きがおかしくなるから、それはボツ。Editorでカスタム命令回路の設定いじりながら以下みてたら少し分かって来た。http://www.altera.com/literature/ug/ug_nios2_custom_instruction.pdfYUV2RGBは、4段階のステートマシンで構成されるから、clockCycleは4になると思う。カスタム命令のタイプは資料で言うところの「Multicycle」になるはず。Editorの設定では、「Combinational」になってしまっていて、しかも変更する場所が分からない。ここを設定出来れば、QsysでGenerateした後に接続されてないclk_en、start、done(つまりclk、reset、dataa、datab、result以外)が自動的に接続されるはず。(2011/8/17追記)clk_en、start、done信号も自動接続されるようになった。v11.0へSP1をインストール。・clk、reset端子の設定も、nios_custom_instruction_slaveタイプにした。これでGenerateしたら、全ての端子が自動接続されるようになった。「clk端子はclockに接続しなければならない」という意味のエラーが出ていた。エラーが出なくなった理由はSP1インストールだと思うが、もしかしたら、何か他の設定も変えてしまっている事も要因なのかもしれない。(記憶ではそんな事してないが)とにかく自動的にyuv2rgbの全端子が接続されたのが以下。その時のtclも記載しておく。signalにチェックしたらダウンロード失敗。同じSWダウンロードエラーMSG。CPUリセット後にシステムが再起動しない不具合が解決するかと思ったが。この設定を無しにしても、SystemIDが不一致で、RUNが押せない問題。failedとエラーになる。SystemIDが不一致になる原因を探らねば。