Rate(DDR)レジスタとして使えるようになっている。例1)クロック出力クロックをFPGAの外部へ出力するときは、直接出力するとクロックバッファからPADまでの配置配線によって遅延が変わってしまうが、出力DDRレジスタを使えば一定の遅延で出力できる。データといっしょにクロックを出力するとき(ソースシンクロナスクロック)に使う。出力DDRレジスタはRTLで書けないのでFPGA固有のプリミティブをインスタンシエートする。入力DDRレジスタはRTLで書けるが、FPGA固有のプリミティブをインスタンシエートした方が確実かもしれない。