SystemCトタンスレータのVerilatorがインストールされています。Verilatorは、SystemCテストベンチを用いて、Verilogモジュールの高速なシミュレーションができます。Verilogシミュレータと同様に、ホームディレクトリのVersysフォルダ内に例題があります。counter回路の動作確認をしてみます。例題のcounter回路があるディレクトリに移動します。・Makefile・counter.v・test.cppがあるのを確認します。run実行され作成されたobj_dir内にvcdファイルcounter.vcdが作成されます。obj_dir/counter.vcdGTKWaveが開きます。cleanで、obj_dirが削除され、初期の状態に戻ります。Makefileを使わない場合、以下の手順となります。test.cppオブジェクトディレクトリobj_dirができるのでここに移動します。-lsystemc実行ファイルVcounterができるので、$./Vcountervcdファイルcounter.vcdが作成されます。