FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。HDL記述の回路を検証してみた。122ページのシリアル・パラレル変換について、納得できない記述だったので、やってみた。si;endendendmoduleというもの。q[0]に2回代入されているのが気になる。シミュレーションしてみた。XSTで論理合成後のRTL回路図を表示してみた。これで青の部分を下のように変更するとだめだということだ。1;つまり記述の順番を変えるとだめ。これでシミュレーションしてみると確かにだめだ。q[0]がGNDに接続されているだけだ。si};だったが、これも式の左辺と右辺のビット幅が合わないので、気持ち悪い。VHDL好きな私ならば、こう書きたい。si};Verilog書く時は本の記述で良いのかもしれないが、私は下の2例のように書きたい。コメント:1プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。