これで、カメラ回路のIPは終了。ポートの定義、ポートの接続をするのを忘れていたので、追加する。camera_controller.vhdのentityのport定義部分を示す。31);次に、camera_controller.vhdのポートの接続部分を示す。ipif_Bus2IP_Reset,(2011/9/15:追記)ここまで。Camera_Cntrler.vを下に示す。YデータとUVデータを出力する。wiredcm_CAM_clk.vを下に示す。62.5MHzを入力して、50MHzのカメラ用のclkを生成する。clk_cam_bufg;endmodulesynchronizer.vを下に示す。synchronizerが使用するのは、FPGAに入力されたcam_hrefやcam_vsyncからIOBのFFを通り1クロックディレイした信号。URLhttps://marsee101.blog.fc2.com/tb.php/1895-0ee8b92fこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。