手のマークをクリックしてAutoを外してチェックを外した。ReadのみでWriteは使用しないためだ。IPダイアログが出るので、OKボタンをクリックした。ポートの接続もされているし、アドレスも割り振られていた。バスの勉強)”の続き。バスのWriteとReadトランザクションのタイミングチャートを書いてみた。最初にWriteの2つのトランザクションのタイミングチャートを書いてみた。最初のWriteアクセスは最速の場合を示している。1クロックWaitして、Writeデータ出てくるまでに1クロック遅延し、Writeデータが出てきた後も1クロック遅延している。次にReadの2つのトランザクションのタイミングチャートを書いてみた。Write同様、最初のReadアクセスは最速の場合を示している。1クロックWaitして、Readデータ出てくるまでに1クロック遅延し、Readデータが出てきた後も1クロック遅延している。LiteはAXI4のシングル転送しか出来ない簡易版と言う感じだ。IPを作っていこうと思う。して実装することにした。Liteバスの仕様を勉強することにする。Liteバスの特徴を下に示す。比較した結果を下に示す。左がaxi_slave_v1_00_aのVerilogのテンプレート、右がaxi_lite_slave_v1_00_aのVerilogテンプレートだ。左に比べて、右が格段に信号が少ないことがわかる。転送数が1と決まっていれば必要ないはずだ。AXI4の簡易版になっているようだ。コメント:0«プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。