FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。SDRAMコントローラの構想を考えている。DQSを半クロック程度DQから遅延させてIOBのDDRレジスタのクロックとしてリードデータを受ける。(これは後でちょうど良いところに自動調整するようにしても良い)それを1つのDQSあたり、8ビットの分散RAM使用の非同期FIIFOで受け取る。その入っているデータを見てみようと思っている。加えられれば一番良いのだが、遅延用の配線がない。信号を入れれば、DQSが1クロック分LOWに落ちているので、1クロック分余裕ができることになる。収まっていれば、データが受けられるはずだ。この方針で行ってみようと思う。1つデータを書いてみて、非同期FIFOのどの位置にデータが入っているかを確認してみたいと思う。Virtex4のリージョナル・クロック・バッファを使うことにする。Virtex4のリージョナル・クロック・バッファついては、このブログでお勉強している。供給することになると思う。そのためには専用のIOパッドにDQSがピンアサインされている必要がある。それにクロックを供給できるリージョンも限定されているので、DQの位置も重要だ。これを調べてみることにした。ダブルクリックして、見てみることにした。