Max」の外観が公開。全国高校eスポーツ選手権運営の舞台裏。Bridge(サンディブリッジ)」の実シリコンを初公開した。Expressを内蔵すると見られるバージョン。デスクトップではパフォーマンスPCからメインストリームPC向け、モバイルではパフォーマンス向けになると推定される。IDFでは、実チップによる動作デモが行なわれたほか、パッケージやダイレイアウトも極短時間だが公開された。IDFで公開されたダイ写真を元した、大まかな構成は下のダイレイアウト推定図の通りだ。CPUコアバージョンがある。Bridgeダイ上にはCPUコアが4個と、その下に8MBの大容量キャッシュが載っている。Westmere(ウエストミア)」との比較で容易に測ることができる。BridgeはGPUコアをオンダイにすることがIDFで公式に明らかにされたため、左側の大きなロジック回路ブロックがGPUコアと推定される。GPU部分は、CPUコア約2個分のサイズとなっている。ダイの下エッジには、かなり長めのインターフェイスブロックがある。均質に見える長いブロックであることから、DRAMインターフェイスであると推定できる。Expressを含むI/Oブロックだと推定される。Expressだと考えられる。左のGPUブロックの中にもI/Oパッドとおぼしき長方形部分がエッジに見える。そのため、長い下エッジのかなりの部分と、短い左右エッジでもかなりの部分がI/Oパッドで占められると推測される。この構成だと、電源ラインは主に上エッジから入れることになるだろう。BridgeのI/O配置は、実は、Nehalem(ネヘイレム)マイクロアーキテクチャのクアッドコアCPU「Lynnfield(リンフィールド)」、「Clarksfield(クラークスフィールド)」とよく似ている。Bridgeのインターフェイスの配置を推定することができる。Bridge系とLynnfield系の間で、ピン配置レベルでの互換性を保ち易くするためだと推定される。Bridgeのダイサイズ(半導体本体の面積)は220平方mm前後と見られる。Bridgeのパッケージから推測できる。i7モバイルと同じ37.5mm角だと見られるため、中央の黒いダイの大きさは、およそ21~22mm×10mm程度と推測される。前提となるパッケージ写真が厳密な正確さのものではないため、ダイサイズには誤差はある。それほど大きい範囲ではないだろう。計算上のダイサイズは210~220平方mm前後で、これは以前Webにリークされた225平方mmという数字とほぼ一致する。チップの縦横の比率は、ほぼ1対2で、CPUのダイとしてはかなり細長い。Bridgeのダイサイズは、Nehalem(ネヘイレム)マイクロアーキテクチャで最初に登場した「Bloomfield(ブルームフィールド)」の263平方mmより一回り小さい。Expressを加えたLynnfieldの296平方mmと比べるとさらにコンパクトだ。Bridgeは32nmなので同じ4コアでも小さくなるのは当然だ。Bridgeのダイサイズは、CPUにGPUコアも含めたノースブリッジ(GMCH)機能を全て統合した数字だ。Bridgeのダイは、相対的にかなり小さいことになる。実質的には、ノースブリッジを統合しない時代のCPUの、100平方mm台後半のダイサイズに等しいと言える。メインストリームを十分に狙えるダイサイズだ。Bridgeのこの構成でCPUコアがデュアルの製品が登場するなら、そのダイサイズはおそらく150平方mmかそれ以上になるだろう。GMCHを含んだダイサイズであることを考えると、このチップで、Atom系が占めるボトムエンドを除いたバリューPC市場までをカバーできるだろう。Bridgeは、全体が比較的コンパクトであるだけでなく、CPUコアも非常にコンパクトだ。Westmereのダイと比較するとよくわかる。32nmのWestmere系CPUコアは、45nmのNehalem系CPUコアとレイアウト自体はほとんど変わっていない。サイズは45nmコアが約29平方mmであるのに対して、32nmコアは17平方mm以下にシュリンクしている。シュリンク率は約50%台の後半となる。Bridge系CPUコアは、約19平方mm程度のサイズと見られる。BridgeのCPUコアはNehalem系のWestmereのCPUコアより十数%大きいだけということになる。Extensions)命令セットの実装と、それに付帯する命令デコーダの拡張が行なわれているはずだ。このコアサイズの差を見ると、それ以上にトランジスタ数を増やす大規模な拡張は、それほど多くなさそうに見える。Bridgeでは、統合化にポイントが置かれ、CPUコア自体の拡張はそれほど大きくないというコンセプトであることが予想される。ひとつだけ明瞭に拡張が予想される部分もある。それはターボ(Turbo)機能だ。Unit)」が拡張され、さまざまなトリガーでターボモードへの遷移が行なわれるようになる。Power:熱設計消費電力)と電力消費のヘッドルームを利用して、特にCPUコアがアイドル時にターボする方法だけにとどまらない。環境温度の変化を利用する方法、プラットフォーム温度の変化を利用する方法などが採用されるという。これらのターボ手法を使う利点は、CPUマイクロアーキテクチャの変革を行なわずに実効性能を引き上げることができる点だ。現在のNehalemのPCUアーキテクチャを見ると、こうしたターボのトリガーを容易に増やすことができる構造になっている。Bridgeでは、おそらく、それが実現されるだろう。Bridgeに内蔵されるGPUコアは、I/Oと見られるブロックも含めて45平方mm程度。純粋にGPUコア部分だけでも、おそらくCPUコアの2倍のサイズだ。Lakeから推定すると50平方mm程度か、それ以下。BridgeのGPUコアが40平方mmクラスだとすると、性能的にも強化されている可能性は高い。Bridgeは以前から内部バスの設計が一新されていると言われてきた。PC向けバージョンでバス回りが革新されているかどうかはわからないが、サーバー版では確実にバスは強化されているだろう。Intelは、このところ「Larrabee(ララビ)」「Nehalem-EX(Beckton:ベックトン)」と、リングバスを使ったアーキテクチャを発表して来ている。リングバスは、キャッシュのコヒーレントのためのスヌープあるいはブロードキャストのトラフィックを載せるには都合がいい。そのため、Intelがリングバスを採用する可能性は高い。