図70120入力信号(I)の電位がLowのときは、図7に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号(O)からはLowが出力され、このときの電位は、GNDとなる。図70121このようにして、入力した信号に対して振幅を変換した出力信号(O)を得ることができる。差を、出力信号(O)のHighとLowの電位差に変換することができる。図70122図8は、図7とは異なる昇圧用レベルシフト回路図の例を示す。図8に示すレベルシフタの構成は、以下の通りである。第1のp型トランジスタ1260のソース端子と第2のp型トランジスタ1280のソース端子は、共に電位VHを供給する電源に電気的に接続している。第1のn型トランジスタ1270のドレイン端子は、第1のp型トランジスタ1260のドレイン端子及び第2のp型トランジスタ1280のゲート端子に電気的に接続され、第2のn型トランジスタ1290のドレイン端子は、第2のp型トランジスタ1280のドレイン端子及び第1のp型トランジスタ1260のゲート端子と電気的に接続されている。第1のn型トランジスタ1270のソース端子と第2のn型トランジスタ1290のソース端子には、共にGND(=0[V])が与えられている。図7図80123図8において、入力信号(I)は、第1のn型トランジスタ1270のゲート端子に入力され、入力信号の反転信号(IB)は、第2のn型トランジスタ1290のゲート端子に入力される。出力信号(O)は、第2のn型トランジスタ1290のドレイン端子から取り出される。信号(OB)を取り出すこともできる。図80124図8に示すレベルシフタの基本的な動作を説明する。(IB)は、このときLowであるから、第2のn型トランジスタ1290は非導通状態となる。ここで、第2のp型トランジスタ1280が導通状態となるため、出力信号(O)にはHighが出力され、このときの電位はVHとなる。図80125入力信号(I)の電位がLowのときは、図8に示すレベルシフタのトランジスタは上記と逆の動作をし、出力信号(O)からはLowが出力され、このときの電位は、GNDとなる。図80126このようにして、入力した信号に対して振幅を変換した出力信号(O)を得ることができる。差を、出力信号(O)のHighとLowの電位差に変換することができる。図80127図6に示す電位変換回路180で高電位へ変換された電位は、第2の駆動回路192に含まれる図7及び図8に示す昇圧用レベルシフタを用いて、書き込みワード線WWLから各メモリセル170へと出力される。第1の駆動回路190に含まれる昇圧用レベルシフタを用いて、信号線Sから各メモリセル170へと出力する構成としてもよい。宜組み合わせて用いることができる。0129(実施の形態2)本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9乃至図13を参照して説明する。図9は、半導体装置の構成の一例である。図9(A)には、半導体装置の断面を、図9(B)には、半導体装置の平面を、それぞれ示す。ここで、図9(A)は、図9(B)のA1−A2およびB1−B2における断面に相当する。図9(A)および図9(B)に示される半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。体材料と第2の半導体材料とは異なる材料とすることが望ましい。材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図90131なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。0132図9におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極110と、を有する。この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。本明細書において、ソース電極との記載には、ソース領域が含まれうる。図90133また、基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128および絶縁層130が設けられている。高集積化を実現するためには、図9に示すようにトランジスタ160がサイドウォール絶縁層を有しない構成とすることが望ましい。純物濃度が異なる領域を含む不純物領域120を設けても良い。図90134図9におけるトランジスタ162は、絶縁層130上に設けられたソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bと電気的に接続されている酸化物半導体層144と、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142b、酸化物半導体層144を覆うゲート絶縁層146と、ゲート絶縁層146上に酸化物半導体層144と重畳するように設けられたゲート電極148aと、ソース電極またはドレイン電極142aと酸化物半導体層144との間の、ゲート電極148aと重畳する領域の絶縁層143aと、ソース電極またはドレイン電極142bと酸化物半導体層144との間の、ゲート電極148aと重畳する領域の絶縁層143bと、を有する。層143aおよび絶縁層143bを設けない構成とすることも可能である。図90135ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下とする。Spectroscopy)で測定されるものである。化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層144では、キャリア濃度が1×1012/cm3未満、望ましくは、1×1011/cm3未満、より望ましくは1.45×1010/cm3未満となる。室温(25°C)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA以下となる。物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。0136なお、図9のトランジスタ162では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層144を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層144の汚染を防止できる。層144、ゲート絶縁層146、および電極148b、で構成される。ソース電極またはドレイン電極142aは、容量素子164の一方の電極として機能し、電極148bは、容量素子164の他方の電極として機能することになる。性を十分に確保することができる。体層144を有しない構成の容量素子164を採用しても良い。絶縁層143aと同様に形成される絶縁層を有する構成の容量素子164を採用しても良い。容量が不要の場合は、容量素子164を設けない構成とすることも可能である。142a、およびソース電極またはドレイン電極142bの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状とすることにより、酸化物半導体層144の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、30°以上60°以下とする。直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。0140本実施の形態では、トランジスタ162および容量素子164が、トランジスタ160と重畳するように設けられている。最小加工寸法をFとして、メモリセルの占める面積を15F2〜25F2とすることが可能である。縁層150上には絶縁層152が設けられている。ゲート絶縁層146、絶縁層150、絶縁層152などに形成された開口には、電極154が設けられ、絶縁層152上には電極154と接続する配線156が形成される。図9では電極154を用いて、ソース電極またはドレイン電極142bと、配線156とを接続しているが、開示する発明はこれに限定されない。124に接触させても良い。配線156を直接、ソース電極またはドレイン電極142bに接触させても良い。次に、上記半導体装置の作製方法の一例について説明する。部のトランジスタ162および容量素子164の作製方法について図12および図13を参照して説明する。図10図11図12図130143〈下部のトランジスタの作製方法〉まず、半導体材料を含む基板100を用意する(図10(A)参照)。SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。一般に「SOI基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。合には、半導体装置の読み出し動作を高速化することができるため好適である。0145基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成する(図10(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。物元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリコンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。p型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。図100146次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われていない領域(露出している領域)の、基板100の一部を除去する。領域と分離された半導体領域104が形成される(図10(B)参照)。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、CMP(化学的機械的研磨)などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。半導体領域104の形成後、または、素子分離絶縁層106の形成後には、上記保護層102を除去する。0149絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域104表面の熱処理(熱酸化処理や熱窒化処理など)によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。アンモニア、窒素、水素などの混合ガスを用いて行うことができる。CVD法やスパッタリング法等を用いて絶縁層を形成しても良い。酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0、z>0))等を含む単層構造または積層構造とすることが望ましい。絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。0150導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。0151その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108、ゲート電極110を形成する(図10(C)参照)。図100152次に、半導体領域104にリン(P)やヒ素(As)などを添加して、チャネル形成領域116および不純物領域120を形成する(図10(D)参照)。ここではn型トランジスタを形成するためにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)やアルミニウム(Al)などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。図100153なお、ゲート電極110の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。0154次に、ゲート電極110、不純物領域120等を覆うように金属層122を形成する(図11(A)参照)。当該金属層122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。0155次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。純物領域120に接する金属化合物領域124が形成される(図11(A)参照)。属層122と接触する部分にも、金属化合物領域が形成されることになる。図110156上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。領域124を形成した後には、金属層122は除去する。0157次に、上述の工程により形成された各構成を覆うように、絶縁層128、絶縁層130を形成する(図11(B)参照)。絶縁層128や絶縁層130は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層128や絶縁層130に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。絶縁層128や絶縁層130は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。ここでは、絶縁層128と絶縁層130の積層構造としているが、開示する発明の一態様はこれに限定されない。図110158以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される(図11(B)参照)。このようなトランジスタ160は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。0159その後、トランジスタ162および容量素子164の形成前の処理として、絶縁層128や絶縁層130にCMP処理を施して、ゲート電極110の上面を露出させる(図11(C)参照)。ゲート電極110の上面を露出させる処理としては、CMP処理の他にエッチング処理などを適用することも可能であるが、トランジスタ162の特性を向上させるために、絶縁層128や絶縁層130の表面は可能な限り平坦にしておくことが望ましい。配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。電層を選択的にエッチングして、ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bを形成する(図12(A)参照)。図120162導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。0163導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bへの加工が容易であるというメリットがある。0164また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ合金(In2O3−SnO2、ITOと略記する場合がある)、酸化インジウム酸化亜鉛合金(In2O3−ZnO)、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。0165導電層のエッチングは、形成されるソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが好ましい。ソース電極またはドレイン電極142a、ソース電極またはドレイン電極142bの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層146の被覆性を向上し、段切れを防止することができる。0166上部のトランジスタのチャネル長(L)は、ソース電極またはドレイン電極142a、およびソース電極またはドレイン電極142bの下端部の間隔によって決定される。Ultraviolet)を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長(L)を、10nm以上1000nm(1μm)以下とすることも可能であり、回路の動作速度を高めることが可能である。微細化によって、半導体装置の消費電力を低減することも可能である。0167なお、絶縁層128や絶縁層130の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、PVD法やCVD法などを用いて形成することができる。0168次に、ソース電極またはドレイン電極142aの上に絶縁層143aを、ソース電極またはドレイン電極142bの上に絶縁層143bを、それぞれ形成する(図12(B)参照)。的にエッチングすることにより形成できる。絶縁層143aおよび絶縁層143bは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。層143aや絶縁層143bに誘電率の低い(low−k)材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。性の絶縁層を適用しても良い。減することが可能である。0170なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層143aおよび絶縁層143bを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。選択的にエッチングして酸化物半導体層144を形成する(図12(C)参照)。あるIn−O系、Sn−O系、Zn−O系などを用いて形成することができる。装置に用いる半導体材料としては好適である。0174In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO3(ZnO)m(m>0、m:非自然数)で表記されるものがある。Gaに代えてMを用い、InMO3(ZnO)m(m>0、m:非自然数)のように表記される酸化物半導体材料がある。Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn、GaおよびCoなどを適用することができる。述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。比を有する金属酸化物ターゲットなどを用いることができる。In2O3:Ga2O3:ZnO=1:1:1[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:1:4[mol数比]の組成比を有する金属酸化物ターゲットや、In2O3:Ga2O3:ZnO=1:0:2[mol数比]の組成比を有する金属酸化物ターゲットを用いることもできる。物ターゲットを用いるスパッタ法により形成することとする。0177金属酸化物ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95%以上、さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である。不純物が、濃度1ppm以下(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適である。下となるように被処理物を熱する。酸化物半導体層の形成の際の被処理物の温度は、室温(25°C±10°C)としてもよい。処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。不純物濃度を低減できる。雰囲気、といった条件を適用することができる。パルス直流(DC)電源を用いると、成膜時に発生する粉状物質(パーティクル、ゴミともいう)を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、1nm以上50nm以下、好ましくは1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。0181なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面(例えば絶縁層130の表面)の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。対して、熱処理(第1の熱処理)を行うことが望ましい。酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第1の熱処理の温度は、例えば、300°C以上550°C未満、または400°C以上500°C以下とする。0183熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、450°C、1時間の条件で行うことができる。大気に触れさせず、水や水素の混入が生じないようにする。0184熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい。GRTA処理を用いると短時間での高温熱処理が可能となる。度を超える温度条件であっても適用が可能となる。処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。0186なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。後、などのタイミングにおいて行うことも可能である。一回に限らず複数回行っても良い。0189酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。層146上において酸化物半導体層144と重畳する領域にゲート電極148aを形成し、ソース電極またはドレイン電極142aと重畳する領域に電極148bを形成する(図12(D)参照)。0191ゲート絶縁層146は、CVD法やスパッタ法等を用いて形成することができる。ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0、z>0))、などを含むように形成するのが好適である。ゲート絶縁層146は、単層構造としても良いし、積層構造としても良い。その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。合には、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。0192上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>0、y>0、z>0))、窒素が添加されたハフニウムアルミネート(HfAlxOyNz(x>0、y>0、z>0))、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。high−k材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。処理を行うのが望ましい。熱処理の温度は、200°C以上450°C以下、望ましくは250°C以上350°C以下である。窒素雰囲気下で250°C、1時間の熱処理を行えばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。144の酸素欠損を補填して、i型(真性半導体)またはi型に限りなく近い酸化物半導体層144を形成することもできる。第2の熱処理のタイミングはこれに限定されない。ゲート電極の形成後に第2の熱処理を行っても良い。第1の熱処理に続けて第2の熱処理を行っても良いし、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼ねさせても良い。半導体層144を、その主成分以外の不純物が極力含まれないように高純度化することができる。0196ゲート電極148aおよび電極148bは、ゲート絶縁層146上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。148aおよび電極148bとなる導電層は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。詳細は、ソース電極またはドレイン電極142aなどの場合と同様であり、これらの記載を参酌できる。0197次に、ゲート絶縁層146、ゲート電極148a、および電極148b上に、絶縁層150および絶縁層152を形成する(図13(A)参照)。絶縁層150および絶縁層152は、PVD法やCVD法などを用いて形成することができる。窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。性の構造など)を用いることが望ましい。絶縁層150や絶縁層152の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。0199なお、本実施の形態では、絶縁層150と絶縁層152の積層構造としているが、開示する発明の一態様はこれに限定されない。1層としても良いし、3層以上の積層構造としても良い。絶縁層を設けない構成とすることも可能である。0200なお、上記絶縁層152は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層152を形成することで、半導体装置を微細化した場合などにおいても、絶縁層152上に、電極や配線などを好適に形成することができるためである。絶縁層152の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行うことができる。0201次に、ゲート絶縁層146、絶縁層150、絶縁層152に、ソース電極またはドレイン電極142bにまで達する開口を形成する(図13(B)参照)。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。図130202その後、上記開口に電極154を形成し、絶縁層152上に電極154に接する配線156を形成する(図13(C)参照)。図130203電極154は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形成することができる。成する方法を適用することができる。形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここではソース電極またはドレイン電極142b)との接触抵抗を低減させる機能を有する。その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。0205なお、上記導電層の一部を除去して電極を形成する際には、その表面が平坦になるように加工することが望ましい。理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。形成することが可能となる。0206配線156は、スパッタ法をはじめとするPVD法や、プラズマCVD法などのCVD法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極142aなどと同様である。0207以上により、高純度化された酸化物半導体層144を用いたトランジスタ162、および容量素子164が完成する(図13(C)参照)。図130208本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化されているため、その水素濃度は、5×1019atoms/cm3以下、望ましくは5×1018atoms/cm3以下、より望ましくは5×1017atoms/cm3以下である。酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度(1×1014/cm3程度)と比較して、十分に小さい値(例えば、1×1012/cm3未満、より好ましくは、1.45×1010/cm3未満)をとる。トランジスタ162のオフ電流も十分に小さくなる。トランジスタ162の室温(25°C)でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は100zA(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは10zA以下となる。0209このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。宜組み合わせて用いることができる。0211(実施の形態3)本実施の形態では、図2や図5とは異なる構成の半導体装置について、図25乃至図27を参照して説明する。図2図25図27図50212図25(A)は、(m×n)個のメモリセル170を有する半導体装置の回路図の一例である。図25(A)中のメモリセル170の構成は、図2(B)と同様であるため、詳細な説明は省略する。図2図250213図25(A)に示す半導体装置は、図2(A)に示す半導体装置と概ね同様の構成を有する。図2(A)に示す半導体装置と、図25(A)に示す半導体装置の相違は、ビット線BLと電気的に接続される配線195が設けられているか否かにある。図25(A)に示す半導体装置は、ビット線BLと電気的に接続される配線195を有する。配線195は、メモリセルに与えられるビット線の電位を、適切な値に保つ機能を有する。開示する発明のように、多数のメモリセルが直列に接続される構成では、メモリセルにおける電圧降下によって情報の読み出しが困難になることがあるからである。図2図250214例えば、64個のメモリセルを直列に接続した構成をユニットとして、各ユニットに適切な電位が与えられるように、各ユニットに対して配線195を接続する。数のメモリセルを有する構成であっても、情報の読み出しを好適に行うことができる。各ユニットが有するメモリセルの数は、64個に限られない。32個、128個など、読み出し動作に影響が出ない範囲で、適宜設定することが可能である。0215図26は、図25に示す半導体装置の構成の一例である。図26(A)には、半導体装置の断面を、図26(B)には、半導体装置の平面を、それぞれ示す。ここで、図26(A)は、図26(B)のC1−C2およびD1−D2における断面に相当する。図26に示す構成において特徴的な点は、ソース電極またはドレイン電極142aと電気的に接続される配線156bに加え、配線156aを有する点である。当該配線156aが、図25におけるビット線BLと電気的に接続される配線195に相当する。図26(B)では明示していないが、配線156aと配線156bは、互いに平行に、図26(B)の縦方向に伸長する形態で存在している。図25図260216上記半導体装置の動作は、図2(A)の場合と同様である。詳細については、先の実施の形態の、対応する記載を参酌すればよい。図20217なお、図2(A)や図5(A)の構成を採用する場合であっても、信号線Sを上記配線の代わりに用いることで、同様の効果を得ることが可能である。号線Sと入力端子INとの接続を制御するスイッチ232と、配線SWと、を有する構成を採用することが可能である。この場合、配線SWに供給される信号を用いて、読み出し時にはスイッチ231をオンとし、書き込み時にはスイッチ232をオンとしてやればよい。配線SWに供給される信号は、配線WRITEおよび配線READからの信号を元に、信号生成回路233によって生成される。導体装置の集積度を一層高めることが可能である。図2図25図27図50218なお、図27における、他の構成は図23と同様である。詳細については図23の説明を参酌することができる。図23図270219なお、本実施の形態に示す構成は、図2(A)に示す半導体装置の変形例であるが、図5(A)に示す半導体装置の変形例としても良い。宜組み合わせて用いることができる。0221(実施の形態4)本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。いう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。表示部703、キーボード704などによって構成されている。筐体701と筐体702の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。部インターフェイス715と、操作ボタン714等が設けられている。末を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示す半導体装置が設けられている。長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。図140224図14(C)は、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部725および表示部727が設けられている。筐体721と筐体723は、軸部737により接続されており、該軸部737を軸として開閉動作を行うことができる。筐体721は、電源731、操作キー733、スピーカー735などを備えている。筐体721、筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。費電力が十分に低減された電子書籍が実現される。図140225図14(D)は、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されている。筐体740と筐体741は、スライドし、図14(D)のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。筐体741は、表示パネル742、スピーカー743、マイクロフォン744、操作キー745、ポインティングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット750などを備えている。アンテナは、筐体741に内蔵されている。保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。作スイッチ764、表示部765、バッテリー766などによって構成されている。本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。図140227図14(F)は、テレビジョン装置770であり、筐体771、表示部773、スタンド775などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイッチや、リモコン操作機780により行うことができる。作機780には、先の実施の形態に示す半導体装置が搭載されている。減されたテレビジョン装置が実現される。このため、消費電力を低減した電子機器が実現される。0230まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果を図15に示す。図15において、横軸はゲート電圧VG、縦軸はドレイン電流IDである。圧VDが+1Vまたは+10Vの場合、ゲート電圧VGが−5Vから−20Vの範囲では、トランジスタのオフ電流は、検出限界である1×10−12A以下であることがわかった。トランジスタのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は1aA/μm(1×10−18A/μm)以下となることがわかった。図150231次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたトランジスタのオフ電流は、測定器の検出限界である1×10−12A以下であることがわかった。器の検出限界以下の値)を求めた結果について説明する。0232はじめに、電流測定方法に用いた特性評価用素子について、図16を参照して説明する。図160233図16に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系800は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を有する。トランジスタ804、トランジスタ805、トランジスタ806およびトランジスタ808には、高純度化された酸化物半導体を用いたトランジスタを適用した。容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の一方は、電源(V2を与える電源)に接続されている。トランジスタ808のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲート端子は、電源(V1を与える電源)に接続されている。トランジスタ805のソース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン端子の他方とは、接続され、出力端子となっている。態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、トランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。出力端子からは電位Voutが出力される。0236次に、上記の特性評価用素子を用いた電流測定方法について説明する。0237まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン状態とする電位Vext_b1を入力する。子またはドレイン端子の他方と接続されるノード(つまり、トランジスタ808のソース端子およびドレイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端子に接続されるノード)であるノードAに電位V1が与えられる。電位V1は、例えば高電位とする。態になる電位を与えて、トランジスタ804はオフ状態としておく。0238その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ状態としておく。電位V2は電位V1と同じ電位とする。以上により、初期化期間が終了する。子及びドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ804およびトランジスタ808には僅かに電荷が流れる。0239次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ804のソース端子またはドレイン端子の一方の端子の電位(つまりV2)、および、トランジスタ808のソース端子またはドレイン端子の他方の端子の電位(つまりV1)は低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しない(フローティング状態とする)。これにより、トランジスタ804に電荷が流れ、時間の経過と共にノードAに保持される電荷量が変動する。動に伴って、ノードAの電位が変動する。出力端子の出力電位Voutも変動する。細(タイミングチャート)を図17に示す。図170241初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態となるような電位(高電位)とする。これによって、ノードAの電位はV2すなわち低電位(VSS)となる。ノードAに低電位(VSS)を与えるのは必須ではない。電位Vext_b2を、トランジスタ804がオフ状態となるような電位(低電位)として、トランジスタ804をオフ状態とする。次に、電位Vext_b1を、トランジスタ808がオン状態となるような電位(高電位)とする。これによって、ノードAの電位はV1、すなわち高電位(VDD)となる。その後、Vext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって、ノードAがフローティング状態となり、初期化期間が終了する。0242その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V2を低電位(VSS)とする。出力電位Voutを測定するタイミングにおいては、出力回路を動作させる必要が生じるため、一時的にV1を高電位(VDD)とすることがある。0243上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに保持される電荷量が変動し、これに従ってノードAの電位が変動する。端子の出力電位Voutの電位も変化することとなる。0244得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。0245オフ電流の算出に先だって、ノードAの電位VAと、出力電位Voutとの関係を求めておく。これにより、出力電位VoutからノードAの電位VAを求めることができる。述の関係から、ノードAの電位VAは、出力電位Voutの関数として次式のように表すことができる。数(const)を用いて、次式のように表される。ここで、ノードAに接続される容量CAは、容量素子802の容量と他の容量の和である。02480249ノードAの電流IAは、ノードAに流れ込む電荷(またはノードAから流れ出る電荷)の時間微分であるから、ノードAの電流IAは次式のように表される。02500251このように、ノードAに接続される容量CAと、出力端子の出力電位Voutから、ノードAの電流IAを求めることができる。0252以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリーク電流(オフ電流)を測定することができる。物半導体を用いてトランジスタ804、トランジスタ805、トランジスタ806、トランジスタ808を作製した。並列された各測定系800において、容量素子802の各容量値を、100fF、1pF、3pFとした。0254なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。測定期間においては、電位V1を原則としてVSSとし、10〜300secごとに、100msecの期間だけVDDとしてVoutを測定した。素子に流れる電流Iの算出に用いられるΔtは、約30000secとした。0255図18に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。図18より、時間の経過にしたがって、電位が変化している様子が確認できる。図180256図19には、上記電流測定によって算出された室温(25°C)におけるオフ電流を示す。図19は、ソース−ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図19から、ソース−ドレイン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。ソース−ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下であることが分かった。1zAは10−21Aを表す。図190257さらに、上記電流測定によって算出された85°Cの温度環境下におけるオフ電流について図20に示す。図20は、85°Cの温度環境下におけるソース−ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図20から、ソース−ドレイン電圧が3.1Vの条件において、オフ電流は100zA/μm以下であることが分かった。流が十分に小さくなることが確認された。0259開示する発明の一態様に係るメモリセルの書き換え可能回数につき調査した。本実施例では、当該調査結果につき、図21を参照して説明する。図210260調査に用いた半導体装置は、図1(A−1)に示す回路構成の半導体装置である。ここで、トランジスタ162に相当するトランジスタには酸化物半導体を用いた。容量素子164に相当する容量素子としては、0.33pFの容量値のものを用いた。図10261調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り返した後のメモリウィンドウ幅とを比較することにより行った。持および情報の書き込みは、図1(A−1)における第3の配線に相当する配線に0V、または5Vのいずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えることにより行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162に相当するトランジスタ(書き込み用トランジスタ)はオフ状態であるから、ノードFGに与えられた電位が保持される。第4の配線に相当する配線の電位が5Vの場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3の配線に相当する配線の電位がノードFGに与えられる。図10262メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当するトランジスタ(読み出し用トランジスタ)のドレイン電流Idとの関係を示す曲線(Vcg−Id曲線)の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、ノードFGに0Vが与えられた状態(以下、Low状態という)と、ノードFGに5Vが与えられた状態(以下、High状態という)をいう。メモリウィンドウ幅は、Low状態とHigh状態において、電位Vcgの掃引を行うことで確認できる。ページトップへこの技術を出願した法人この情報を共有FacebookTwitterGoogle+LinkedInこの技術を発明した人物この情報を共有FacebookTwitterGoogle+LinkedInページトップへ関連する挑戦したい社会課題この情報を共有FacebookTwitterGoogle+LinkedIn交通渋滞のない社会を実現する交通渋滞のない社会を実現すると、移動時のストレスがなくなり、廃棄ガス量の減少など環境問題の解決にも大きく貢献します。交通渋滞によって生じる経済的な損失は非常に大きく、2017年には国内だけで年...最終更新日:2018/06/18手足の欠損や麻痺をおぎなう社会を実現する手足の欠損や麻痺をおぎなうことが出来ると、日本国内だけでも約200万人の対象者とその家族の生活を快適にすることができます。イノベーションを導く多くの企業が膨大な労力と費用をかけて新たな市場や事業を生み出そうとしている中「イノベーション」にかかわるデータのニーズはかつてないほどの高まりを見せいます。