×この技術を簡単クリック査定この機能をご利用いただくには、会員登録(無料)が必要です。出願した特許の牽制数、引用された数などを知る事ができます。気になる技術や特許をブックマークしておけば、いつでも後から読むことができます。後で印刷するために、公報をPDFでダウンロードできます。会員登録してastamuseを使えば、もっと簡単に便利にお使いいただけます。会員登録(無料)「astamuse」は世界中の挑戦したい社会課題に挑戦し、未来を創る人のプラットフォームです。DRAM※この項目の情報は公開日時点(2019年5月30日)のものです。電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。解決手段トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。報の読み出しの度に、再度の書き込み動作が必要となる。記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減することは困難である。電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。AccessMemory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利である。フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。代表例としては、フラッシュメモリがある。点を有している(例えば、特許文献1参照)。書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。このような手法を採用しても、根本的な寿命の問題が解消するわけではない。フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。技術分野0001開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。背景技術0002半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。Memory)がある。DRAMは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。報の読み出しの度に、再度の書き込み動作が必要となる。記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流(オフ電流)等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作(リフレッシュ動作)が必要であり、消費電力を十分に低減することは困難である。電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。AccessMemory)がある。SRAMは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはDRAMより有利である。フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。電力の供給がなくなると記憶内容が失われるという点については、DRAMと変わるところはない。0006不揮発性記憶装置の代表例としては、フラッシュメモリがある。点を有している(例えば、特許文献1参照)。0007しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。このような手法を採用しても、根本的な寿命の問題が解消するわけではない。フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。0008また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。発明が解決しようとする課題0010上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。課題を解決するための手段0011開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。0012また、信号線の電位変化のタイミングを、書き込みワード線の電位変化のタイミングより遅らせる。これによって、データの書き込みミスを防ぐことが可能である。力される信号よりも信号線に入力される信号を遅らせる機能を有する半導体装置である。気的に接続される半導体装置である。成するトランジスタのチャネル長は、第2のバッファ回路を構成するトランジスタのチャネル長より大きい半導体装置である。回路を有する構成としてもよい。0017また、上記の構成において、ビット線とソース線との間に、前記複数のメモリセルが直列に接続される。線が電気的に接続される。0019また、上記の構成において、ビット線および信号線と出力端子との接続を制御するスイッチと、ビット線および信号線と入力端子との接続を制御するスイッチと、配線と、を有し、ビット線と信号線とは電気的に接続される。導体を含んで構成される。0021また、上記の構成において、第2の駆動回路は、電位変換回路、および、書き込みワード線または読み出しワード線と電気的に接続されたレベルシフト回路を有する。0022なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料)などを適用しても良い。0023なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。線」が一体となって形成されている場合なども含む。0025また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。0026なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。0027例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。発明の効果0028酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。子の劣化の問題もない。従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。頼性が飛躍的に向上する。トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。情報を消去するための動作が不要であるというメリットもある。体装置の動作(例えば、情報の読み出し動作)の高速性を十分に確保することができる。)を好適に実現することが可能である。分にオフ電流が小さいトランジスタ)とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。タイミングチャート図。用いた電子機器を説明するための図。酸化物半導体を用いたトランジスタの特性を示す図。用いたトランジスタの特性評価用タイミングチャート図。酸化物半導体を用いたトランジスタの特性を示す図。酸化物半導体を用いたトランジスタの特性を示す図。酸化物半導体を用いたトランジスタの特性を示す図。メモリウィンドウ幅の調査結果を示す図。半導体装置の回路図0033本発明の実施の形態の一例について、図面を用いて以下に説明する。本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。0035なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。0036(実施の形態1)本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図1乃至図3を参照して説明する。回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。図1図30037〈基本回路〉はじめに、基本的な回路構成およびその動作について、図1を参照して説明する。Line)とトランジスタ160のドレイン電極(またはソース電極)とは、電気的に接続され、第2の配線(2ndLine)とトランジスタ160のソース電極(またはドレイン電極)とは、電気的に接続されている。Line)と、トランジスタ162のゲート電極とは、電気的に接続されている。Line)と、容量素子164の電極の他方は電気的に接続されている。図10038ここで、トランジスタ162には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電極の電位を極めて長時間にわたって保持することが可能である。子164を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。0039なお、トランジスタ160については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。0040また、図1(B)に示すように、容量素子164を設けない構成とすることも可能である。能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。図10042はじめに、情報の書き込みおよび保持について説明する。第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与えられる。トランジスタ160のゲート電極には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位を与える電荷(以下、低電位を与える電荷を電荷QL、高電位を与える電荷を電荷QHという)のいずれかが与えられるものとする。異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される(保持)。0043トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。0044次に、情報の読み出しについて説明する。態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート電極に保持された電荷量に応じて、第1の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極にQHが与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極にQLが与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値とは、トランジスタ160を「オン状態」とするために必要な第5の配線の電位をいうものとする。書き込みにおいてQHが与えられた場合には、第5の配線の電位がV0(>Vth_H)となれば、トランジスタ160は「オン状態」となる。QLが与えられた場合には、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態」のままである。このため、第1の配線の電位を見ることで、保持されている情報を読み出すことができる。0045なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。線に対して、ゲート電極の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を与えればよい。各メモリセル間でトランジスタ160がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第5の配線に対して、ゲート電極の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。0046次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に与えられる。極は、新たな情報に係る電荷が与えられた状態となる。0047このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。0048なお、トランジスタ162のドレイン電極(またはソース電極)は、トランジスタ160のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ162のドレイン電極(またはソース電極)とトランジスタ160のゲート電極が電気的に接続される部位をノードFGと呼ぶ場合がある。トランジスタ162がオフの場合、当該ノードFGは絶縁体中に埋設されたと見ることができ、ノードFGには電荷が保持される。酸化物半導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトランジスタの10万分の1以下であるため、トランジスタ162のリークによる、ノードFGに蓄積された電荷の消失を無視することが可能である。報の保持が可能な不揮発性の記憶装置を実現することが可能である。0049例えば、トランジスタ162の室温(25°C)でのオフ電流が10zA(1zA(ゼプトアンペア)は1×10−21A)以下であり、容量素子164の容量値が10fF程度である場合には、少なくとも104秒以上のデータ保持が可能である。当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。0050また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。0051図1(A−1)に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図1(A−2)のように考えることが可能である。抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞれ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成する絶縁層による抵抗値に相当する。成領域との間に形成される容量)の容量値に相当する。効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリーク電流が十分に小さい条件において、R1およびR2が、R1≧ROS(R1はROS以上)、R2≧ROS(R2はROS以上)を満たす場合には、電荷の保持期間(情報の保持期間ということもできる)は、主としてトランジスタ162のオフ電流によって決定されることになる。0053逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外のリーク電流(例えば、トランジスタ160におけるソース電極とゲート電極の間において生じるリーク電流等)が大きいためである。このことから、本実施の形態において開示する半導体装置は、R1≧ROS(R1はROS以上)、およびR2≧ROS(R2はROS以上)の関係を満たすものであることが望ましいといえる。0054一方で、C1とC2は、C1≧C2(C1はC2以上)の関係を満たすことが望ましい。C1を大きくすることで、第5の配線によってノードFGの電位を制御する際に、第5の配線の電位を効率よくノードFGに与えることができるようになり、第5の配線に与える電位間(例えば、読み出しの電位と、非読み出しの電位)の電位差を低く抑えることができるためである。0055このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。R1およびR2は、トランジスタ160のゲート絶縁層や容量素子164の絶縁層によって制御される。C1およびC2についても同様である。層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。0056本実施の形態で示す半導体装置においては、ノードFGが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードFGは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。0058一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。0059また、高電界が不要であり、大型の周辺回路(昇圧回路など)が不要である点も、フラッシュメモリに対するアドバンテージである。加される電圧(メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差)の最大値は、2段階(1ビット)の情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下とすることができる。成するゲート絶縁層の比誘電率εr2とを異ならせる場合には、容量素子164の面積S1と、トランジスタ160におけるゲート容量を持つ領域の面積S2とが、2・S2≧S1(2・S2はS1以上)、望ましくはS2≧S1(S2はS1以上)を満たしつつ、C1≧C2(C1はC2以上)を実現することが容易である。成するゲート絶縁層においては、酸化シリコンを採用して、3≦εr2≦4(εr2は3以上4以下)とすることができる。0062なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。メモリセルの一に3段階以上の情報を書き込む構成とすることで、2段階(1ビット)の情報を書き込む場合と比較して記憶容量を増大させることができる。この場合、比較的規模の大きい回路構成(例えば、15F2〜50F2など:Fは最小加工寸法)を採用しても十分な記憶容量を確保することができる。次に、図1に示す回路を応用したより具体的な回路構成および動作について、図2および図3を参照して説明する。図1図2図30064図2(A)は、(m×n)個のメモリセル170を有する半導体装置の回路図の一例である。図2中のメモリセル170の構成は、図1(A−1)と同様である。図2(A)では、第1行目のメモリセル170(1,1)〜(1,n)のみがビット線BLと直接接続し、第m行目のメモリセル170(m,1)〜(m,n)のみがソース線SLと直接接続する。他の行のメモリセル170は、同じ列の他のメモリセル170を介してビット線BLおよびソース線SLと電気的に接続される。図1図20065図2に示す半導体装置は、m本(mは2以上の整数)の書き込みワード線WWLと、m本の読み出しワード線RWLと、n本(nは2以上の整数)のソース線SLと、n本のビット線BLと、n本の信号線Sと、メモリセル170が縦m個(行)×横n個(列)のマトリクス状に配置されたメモリセルアレイと、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。図20066その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。0067図2(A)に示す第1の駆動回路190および第2の駆動回路192について、図23を参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。図2図230068第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と、バッファ回路214とにより構成されている。回路213、及びバッファ回路214を介して信号線Sに接続されている。ビット線BLに接続される読み出し回路211は、出力端子OUTと接続されている。0069第2の駆動回路192は、デコーダ回路221と、制御回路222と、バッファ回路223、バッファ回路224とにより構成されている。アドレス選択信号線Aはデコーダ回路221と接続されている。デコーダ回路221は、制御回路222と接続されており、制御回路222は、バッファ回路223を介して書き込みワード線WWLに接続されている。制御回路222は、バッファ回路224を介して読み出しワード線RWLに接続されている。0070データの書き込み、保持、および読み出しは、基本的に図1の場合と同様である。具体的な書き込みの動作は以下のようになる。係はこれに限られない。ノードFGに電位V1を与えた場合に保持されるデータをデータ”1”、ノードFGに基準電位GNDを与えた場合に保持されるデータをデータ”0”とする。VDD)として書き込み対象のメモリセル170を選択する。0072メモリセル170にデータ”0”を書き込む場合には、信号線SにはGNDを与え、メモリセル170にデータ”1”を書き込む場合には、信号線SにはV2を与える。ここでは書き込みワード線WWLの電位をV2としているため、ノードFGにV1を与えることが可能である。0073データの保持は、読み出しワード線RWLの電位および書き込みワード線WWLの電位を、GNDとすることにより行われる。0074読み出しワード線RWLの電位をGNDに固定すると、ノードFGの電位は書き込み時の電位に固定される。ノードFGの電位はV1となり、ノードFGにデータ”0”であるGNDが与えられていれば、ノードFGの電位はGNDとなる。0075書き込みワード線WWLにはGNDが与えられているため、データ”1”とデータ”0”のいずれが書き込まれた場合でも、トランジスタ162はオフ状態となる。トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の電荷は長時間にわたって保持される。0076データの読み出しは、読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位および書き込みワード線WWLの電位をGNDとし、また、読み出し対象ではないメモリセル170に接続される読み出しワード線RWLの電位をV2とし、かつ、書き込みワード線WWLの電位をGNDとすることにより行われる。0077読み出し対象のメモリセル170に接続される読み出しワード線RWLの電位をGNDとすると、読み出し対象のメモリセル170のノードFGにデータ”1”であるV1が与えられている場合、トランジスタ160はオン状態となる。一方で、ノードFGにデータ”0”であるGNDが与えられていれば、トランジスタ160はオフ状態となる。V2とし、かつ、書き込みワード線WWLの電位をGNDとすると、読み出し対象ではないメモリセル170にデータ”1”が書き込まれている場合、および、データ”0”が書き込まれている場合のいずれにおいても、トランジスタ160はオン状態となる。0079つまり、上述の読み出し動作により、読み出し対象のメモリセル170にデータ”1”が書き込まれている場合には、トランジスタ160がオン状態となり、ビット線BLの電位が低下する。データ”0”が書き込まれている場合には、トランジスタ160がオフ状態となり、読み出し開始時のビット線BLの電位が維持されるか、または上昇する。0080なお、上述の構成を採用する場合には、データの保持動作およびデータの読み出し動作における読み出しワード線RWLの電位および書き込みワード線WWLの電位はGNDである。対象列における全てのメモリセル170にデータ”1”が書き込まれている場合には、トランジスタ160がオン状態となり、保持、読み出しの如何に関わらず、ソース線SLとビット線BLが導通してしまう。このため、消費電力の増大が問題になることがある。このような状況に起因する消費電力を十分に抑制するためには、メモリセル170と、ソース線SLまたはビット線BLとの間に選択トランジスタを設けると良い。読み出し動作以外において、ソース線SLとビット線BLの電位を等しくすればよい。0081図3には、図2(A)に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す。与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に_1、_2等を付すことで区別している。ここでは説明を簡単にするため、メモリセル170が2(行)×2(列)に配列された半導体装置を例に説明するが、開示する発明はこれに限られない。関係を示すものである。図30083書き込み1においては、WRITEを高電位、READを低電位としてメモリセルへの書き込みが行える状態にする。選択信号をRWLおよびWWLに出力する。目が選択され、A_2が高電位の場合には第2行目が選択されることとする。選択された行のWWLは、高電位となり、RWLは、選択、非選択にかかわらず低電位となる。0084書き込み1においては、全てのメモリセルにデータ”1”を書き込むため、行選択のタイミングに合わせて、S_1およびS_2を高電位とする。号入力期間は、WWLの信号入力期間より長くなるようにする。S_1およびS_2の信号入力を、WWLの信号入力より遅らせる。S_1およびS_2の信号入力期間が短い、またはS_1およびS_2の信号入力が、WWLの信号入力より早い場合には、メモリセルへの書き込みが不十分となる可能性があるためである。力を、WWLの信号入力より遅らせればよい。力より遅らせればよい。S_1やS_2に接続されるバッファ回路214を構成するトランジスタのサイズ(例えばチャネル幅)を、WWLに接続されるバッファ回路223を構成するトランジスタのサイズ(例えばチャネル幅)より小さくして、駆動能力を落とすことで、S_1およびS_2の信号入力を、WWLの信号入力より遅らせればよい。あっても良いし低電位であっても良い)。0085読み出し1においては、WRITEを低電位、READを高電位としてメモリセルからの読み出しが行える状態にする。信号をRWLおよびWWLに出力する。ここでは、A_1が高電位の場合には第1行目が選択され、A_2が高電位の場合には第2行目が選択される。択に関わらず低電位となる。0086上述の動作により、BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられる。S_1およびS_2の電位は、読み出し時には問題とならない。0087書き込み2における各配線の電位の関係は、書き込み1の場合と同様である。第1行第1列のメモリセルおよび第2行第2列のメモリセルにデータ”1”を書き込むと共に、第1行第2列のメモリセルおよび第2行第1列のメモリセルにデータ”0”を書き込むために、行選択のタイミングに合わせて、S_1およびS_2を低電位または高電位とする。0088読み出し2における各配線の電位の関係は、読み出し1の場合と同様である。BL_1およびBL_2には、選択された行のメモリセルに保持されているデータに応じた電位が与えられることがわかる。回路190内に設け、信号線Sと接続するとよい。遅延回路と信号線Sとを接続することで、書き込みワード線WWLの電位の変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き込みミスを抑制することができる。図40090次に、図23に示す第1の駆動回路190に設けられる遅延回路213について、図4(A)、(B)、(C)、(D)および図22を参照して説明する。路を用いることができる。図4(B)に示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図4(C)に示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。図4(D)に示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。路214のトランジスタのサイズ(例えば、チャネル長)を、第2の駆動回路192が有するバッファ回路223のトランジスタのサイズより大きくしても良い。第1の駆動回路190が有するバッファ回路214のトランジスタのサイズ(例えば、チャネル幅)を、第2の駆動回路192が有するバッファ回路223のトランジスタのサイズ(例えば、チャネル幅)より小さくしても良い。変化より、信号線Sの電位の変化を遅らせることができ、メモリセル170への書き込みミスを抑制することができる。0093次に、図23に示す第2の駆動回路192に設けられる読み出し回路211について、図22を参照して説明する。図230094図22(A)に、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。図220095読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線BLに接続される。トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電位が制御される。0096メモリセル170は、格納されるデータに応じて、異なる抵抗値を示す。選択したメモリセル170のトランジスタ160がオフ状態の場合には高抵抗状態となる。0097メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センスアンプ回路は端子Aの電位に対応する電位(データ”0”)を出力する。路は端子Aの電位に対応する電位(データ”1”)を出力する。0098このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに参照用のビット線が接続される構成としても良い。0099図22(B)に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(+)とVin(−)の差を増幅する。概ねHigh出力、Vin(+)<Vin(−)であればVoutは、概ねLow出力となる。図220100図22(C)に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する。信号SpをHigh、信号SnをLowとして、電源電位(Vdd)を遮断する。比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号SnをHighとして、電源電位(Vdd)を供給すると、比較を行う電位V1inとV2inがV1in>V2inの関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1in<V2inの関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を利用して、V1inとV2inの差を増幅することができる。次に、図2に示す回路構成とは異なる回路構成について、図5を参照して説明する。図2図50102図5(A)は、(m×n)個のメモリセル170を有する半導体装置の回路図の一例である。図2図50103図5(A)に示す半導体装置は、m本(mは2以上の整数)の書き込みワード線WWLと、m本の読み出しワード線RWLと、n本(nは2以上の整数)のソース線SLと、n本のビット線BLと、n本の信号線Sと、メモリセル170が縦m個(行)×横n個(列)のマトリクス状に配置されたメモリセルアレイと、電位変換回路180と、n本のビット線BLおよびn本の信号線Sに接続する第1の駆動回路190と、m本の書き込みワード線WWLおよびm本の読み出しワード線RWLに接続する第2の駆動回路192と、を有する。ここで、電位変換回路180は、配線VHLによって第2の駆動回路192と接続され、第2の駆動回路192に電源電位VDDより高い電位(高電位:VH)を出力する。本実施の形態では、配線WRITEおよび配線READをそれぞれ電位変換回路180に接続することで、第1の駆動回路190の出力に合わせて電位を変換する構成としているが、開示する発明はこれに限定されない。続しない構成としても良い。図50104その他、第2の駆動回路192には、アドレス選択信号線Aが接続されている。アドレス選択信号線Aは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。0105図5(A)に示す第1の駆動回路190および第2の駆動回路192について、図24を参照して説明する。第1の駆動回路190と第2の駆動回路192とは、配線WRITEおよび配線READによって接続されている。配線WRITEおよび配線READはそれぞれ電位変換回路180に接続されている。図24図50106第1の駆動回路190は、読み出し回路211と、制御回路212と、遅延回路213と、バッファ回路214とにより構成されている。回路213、及びバッファ回路214を介して信号線Sに接続されている。ビット線BLに接続される読み出し回路211は、出力端子OUTと接続される。0107第2の駆動回路192は、デコーダ回路221と、制御回路222と、バッファ回路223と、バッファ回路224と、レベルシフト回路225とにより構成されている。アドレス選択信号線Aは、デコーダ回路221と接続されている。デコーダ回路221は、制御回路222と接続されており、制御回路222はレベルシフト回路225及びバッファ回路223を介して書き込みワード線WWLに接続されている。制御回路222は、バッファ回路224を介して読み出しワード線RWLに接続されている。読み出し回路211は、図22を参照すればよく、遅延回路213は、図4を参照すればよい。ここで、書き込みワード線WWLには、GNDまたはVHが出力される。図22図40108データの書き込み、保持、および読み出しは、図2の場合と同様である。成においては、書き込みの際に、書き込みワード線WWLの電位を電源電位より高い電位(VH)とすることができる。このため、ノードFGに十分に高い電位を与えることができ、より長期間のデータ保持が可能になる。データの識別力が向上する。図20109電位変換回路180の一例として、図6に4段の昇圧を行う昇圧回路の一例を示す。図6において、第1のトランジスタ1300の入力端子(ここでは、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいう)には電源電位VDDが供給される。子であって、ゲート端子と接続されていない端子をいう)には第2のトランジスタ1310の入力端子及び第1の容量素子1350の一方の端子が接続されている。同様に、第2のトランジスタ1310の出力端子には第3のトランジスタ1320の入力端子及び第2の容量素子1360の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第nのトランジスタの出力端子には第nの容量素子の一方の端子が接続されているということもできる(n:自然数)。力端子には、電源VDDと接続したトランジスタ1390が接続されているが、この構成に限られない。接地電位GNDと接続した容量をさらに付加した構成としても良い。図6においては、第5のトランジスタ1340の出力が、昇圧回路の出力VHとなる。図60110さらに、第2の容量素子1360の他方の端子及び第4の容量素子1380の他方の端子には、クロック信号CP_CLKが入力される。第1の容量素子1350の他方の端子及び第3の容量素子1370の他方の端子には、クロック信号CP_CLKを反転させたクロック信号CP_CLKBが入力される。子にはクロック信号CP_CLKが入力され、第2k−1の容量素子の他方の端子にはその反転クロック信号CP_CLKBが入力されるといえる(k:自然数)。クロック信号CP_CLKと反転クロック信号CP_CLKBとは、入れ替えて用いることができる。電され、反転クロック信号CP_CLKBと容量結合するノードN1およびノードN3の電位は、所定の電圧(クロック信号CP_CLKのHighとLowの電位差に相当する電圧)分だけ引き上げられる。一方で、クロック信号CP_CLKと容量結合するノードN2およびノードN4の電位は、所定の電圧分だけ引き下げられる。0112これにより、第2のトランジスタ1310、第4のトランジスタ1330を通じて電荷が移動し、ノードN2およびノードN4の電位が所定の値まで引き上げられる。0113次にクロック信号CP_CLKがHighになり、反転クロック信号がLowになると、ノードN2及びノードN4の電位がさらに引き上げられる。一方で、ノードN1、ノードN3の電位は、所定の電圧分だけ引き下げられる。0114これにより、第1のトランジスタ1300、第3のトランジスタ1320、第5のトランジスタ1340を通じて電荷が移動し、その結果、ノードN1、ノードN3及びノードN5の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がVN5=VN4(CP_CLK=High)>VN3(CP_CLK=Low)>VN2(CP_CLK=High)>VN1(CP_CLK=Low)>Vddとなることにより、昇圧が行われる。昇圧回路の段数は適宜変更することができる。0115なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含むトランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。0116次に、第2の駆動回路192に設けられるレベルシフト回路225(レベルシフタ)について説明する。0117図7及び図8に、昇圧用レベルシフト回路図の例を示す。図7に示すレベルシフタの構成は、以下の通りである。第1のp型トランジスタ1200のソース端子と第3のp型トランジスタ1230のソース端子は、共に電位VHを供給する電源に電気的に接続している。第4のp型トランジスタ1240のソース端子と電気的に接続されている。第3のp型トランジスタ1230のゲート端子に電気的に接続され、第4のp型トランジスタ1240のドレイン端子は、第2のn型トランジスタ1250のドレイン端子及び第1のp型トランジスタ1200のゲート端子と電気的に接続されている。子には、共にGND(=0[V])が与えられている。図7図80118図7において、入力信号(I)は、第2のp型トランジスタ1210のゲート端子と、第1のn型トランジスタ1220のゲート端子とに入力され、入力信号の反転信号(IB)は、第4のp型トランジスタ1240のゲート端子と、第2のn型トランジスタ1250のゲート端子とに入力される。出力信号(O)は、第4のp型トランジスタ1240のドレイン端子から取り出される。第2のp型トランジスタ1210のドレイン端子から出力信号の反転信号(OB)を取り出すこともできる。図70119図7に示すレベルシフタの基本的な動作を説明する。