全国高校eスポーツ選手権運営の舞台裏。Summitの会場となったサンタクララコンベンションセンター。NANDフラッシュ技術が、記憶容量拡大の階段を急激に駆け上りつつある。NANDフラッシュ技術の最新開発成果をアピールした。Electronicsである。NANDフラッシュメモリを搭載した超大容量SSDを披露することで、聴衆の喝采を浴びてきた。NAND技術「V3」と、256Gbitのシリコンダイ、15.36TBの2.5インチSSDを披露した。NAND技術「V4」と、512Gbitのシリコンダイと、32TBの2.5インチSSDを発表した。Electronicsが参考出品した、32TBの大容量2.5インチSSDところが今年(2017年)のFMSにおけるキーノート講演は、前年の2倍というハイペースは維持したものの、やや勢いが鈍ったようなプレゼンだった。NAND技術「V5」を発表したのだが、開発成果物が具体性に欠けていた。講演では、前世代の「V4」と比べて記憶容量をさらに2倍に増やした1Tbitのシリコンダイと、記憶容量を4倍に増やした128TBと超々大容量の2.5インチSSDを「V5」技術で実現できるとした。実物の披露(以前にはSSDの実物を講演者がポケットから取り出して見せることがあった)や実物写真の提示などはなく、ややものたりない印象を受けた。いえ、倍々ゲームのように新しい開発成果が毎年披露されていくというのもかなり異常なことなので、ペースが落ち着いたともいえる。SSDでは、32枚のシリコンダイを積層した4TBのパッケージをプリント基板に搭載する。東芝はFMSの展示会を意識し、開催の約1カ月前に重要な2つの開発成果を報道機関向けに公表した。2017年6月28日のことである。NAND技術で、同社にとっては第4世代(名称は「BiCS4」)に相当する。この「BiCS4」技術によって256Gbitのシリコンダイを試作した。256Gbitという記憶容量は、64層の既存技術「BiCS3」で試作した最大容量512Gbitの半分で、かなり小さい。シリコンダイ面積の削減、すなわち製造コストの低減を狙ったものとみられる。8月のFMSキーノート講演では、96層での「BiCS4」技術によるシリコンダイの記憶容量を512Gbitと公表していた。NANDフラッシュメモリである。NAND技術ではプレーナ型に比べてメモリセルの蓄積電荷量が大きいので、QLC方式の適用が容易になると指摘していた。NANDフラッシュ技術では微細化によって蓄積電荷量が少なくなっており、16段階に電荷量を制御するQLC方式の適用は困難だとされていた。東芝が2015年のFMSキーノート講演で示したスライド。左がプレーナ型(2D)NANDフラッシュメモリセルの電荷量(相対値)。NANDフラッシュメモリセルの電荷量(相対値)。NAND技術とQLCメモリセル技術を組み合わせることで、768Gbitと記憶容量が大きなシリコンダイを試作した。6月上旬から、サンプルをSSDコントローラメーカーやSSDベンダーなどに提供している。Digitalは東芝と、NANDフラッシュメモリの開発と製造でパートナーシップを結んでいる。HDDの最大手ベンダーでもある。Digitalは、東芝とはべつにキーノート講演を実施し、NANDフラッシュメモリの開発成果を示していた。いってもその内容は基本的に、東芝と同じである。Digitalは「X4」と呼称)である。NANDフラッシュ技術では、512Gbitのシリコンダイを製造したことと、同じ512Gbitの記憶容量で既存世代の64層技術に比べて、96層技術ではシリコンダイ面積を35%ほど削減できたことを述べていた。NANDフラッシュ技術に関する2つの開発成果。NAND技術「BiCS4」。NAND技術「BiCS3」に比べて1.5倍に増やした。Digitalが示したスライドから4bit/セルの高密度メモリセル技術「X4」。NANDフラッシュに導入することで、768Gbitと巨大な記憶容量を備えるシリコンダイを実現した。左の図はメモリセルアレイの構造図。中央はメモリセルの構造図。Technologyは、IntelとNANDフラッシュメモリの開発と製造でパートナーシップを結んでいる。今回のFMSではMicronだけが、NANDフラッシュメモリの開発状況をキーノート講演で紹介した。NANDフラッシュ技術はワード線積層数の違いで、32層の第1世代と64層の第2世代に分かれる。32層の第1世代はすでに製品化が完了しており、256Gbitのシリコンと384Gbitのシリコンが生産されている。64層の第2世代は当初、国際学会で768Gbitと大容量のシリコンを試作してみせた。その後は、シリコンダイ面積の小さな512Gbit品や256Gbit品を製品化する方法に動いている。256Gbit品のシリコンダイ面積は59平方mmで、DRAMシリコンダイとほぼ同じくらいの大きさしかない。NANDフラッシュとしては競合他社に比べて高い。(CUA)」と呼ぶ、CMOS周辺回路をメモリセルアレイの直下に配置するレイアウトを採用したことにある。この技術は第1世代から採用されている。NANDフラッシュ技術を開発中である。第3世代ではシリコンウエハ当たりに換算した記憶容量が、第2世代の1.4倍以上に増えるとする。詳細についてはまだ公表していない。NANDフラッシュ開発の状況。第2世代の64層品の量産を本格的に開始する。2017年末までに、第3世代の生産を始めるとする。4bit/セル(QLC)品については、市場の要求に応じて考慮する。2017年2月のアナリスト向け説明会で発表した講演スライドからNANDフラッシュメモリの進化によってHDDを置き換えていくことをMicronは今回のFMSキーノート講演でアピールしていた。HDDを置き換えてきた、と説明。NANDフラッシュ技術で、512Gbitの高密度なシリコンダイを開発した。NANDフラッシュメモリに関する大きな動きが2つあった。1つは、ワード線の積層数がこれまでの64層から、1.5倍の96層に一気に増えたことだ。ResearchがFMSの講演で述べた内容を見る限り、96層分のチャンネルホール(孔)をたった1回のエッチングによって形成している。ResearchがFMSの講演で示したスライド。90層を超えるワード線を積層した多層膜にエッチングで垂直な孔を開けている従来、チャンネルホールを形成できる層数には限界があるとされていた。64層が限界だとすると、64層のチャンネルホールを形成したスタックを2つ積むことで、128層のワード線積層を実現することが考えられていた。2つのスタックを積む手法には、位置合わせや下のスタックへの熱的影響など、いくつもの課題がある。したがって可能であれば、1回のエッチングでなるべく多くの層数に垂直な孔を開けたい。1回のエッチングで96層が可能であることが、製造装置メーカーから示された意義は大きい。QLC方式で多値化技術の極限を目指すもう1つの大きな動きは、QLC(4bit/セル)方式の採用である。一昨年(2015年)のFMSで東芝がQLC方式の可能性に言及したときには、追随する動きは見えなかった。ElectronicsとIntel-Micron連合がそれぞれ、QLC技術の開発に本格的に取り組んでいることが明らかになった。Digital連合は768GbitのシリコンダイをQLC方式で製造した。NANDフラッシュ大手のQLC技術(FMS2017の開催時点)。各社の公表資料を元に筆者がまとめたものTLC方式では、しきい電圧を8通りに制御していた。これに対し、QLCではしきい電圧を16通りに制御しなければならない。単純計算では、隣接するしきい電圧の間隔は半分に減少する。言い換えると、書き込み(プログラム)のしきい電圧をこれまでの2倍の精度(2分の1のばらつき)で制御しなければならない。書き込んだしきい電圧を2倍の精度で維持しなければならない。当然ながら、TLC方式よりも多くの不良ビットが発生することは避けられない。そこで誤り訂正(ECC)技術が一段と重要になってくる。QLC方式では、ECCの強化は当然のことであり、書き込み動作と読み出し動作におけるデジタル信号処理技術の強化も必須となる。NAND搭載SSDを実現する要素技術の1つに挙げていた。NANDフラッシュを搭載したSSDを実現する要素技術。NANDフラッシュとQLC方式の多値化技術を組み合わせることだ。前者は3次元積層の極限、後者は多値化の極限である。実現の可能性はすでに見えている。NANDフラッシュメモリになる」。このような時代が目前に迫りつつあることを、実感した。