前記ゲート電極の上方に部分的に位置する接点窓を設け、この接点窓に電気接続部を設けて半導体デバイスを製造する方法に関するものである。a,ソース及びドレインの双方が比較的弱くドープされる部分でチャネル領域に隣接し、かつアセンブリ全体が他の絶縁層で覆われ、この絶縁層の少なくともソース又はドレイン個所に接点窓を設け、この接点窓に電気接続部を設けた半導体デバイスに関するものである。to.【0003】ゲート電極を絶縁材料中に完全にカプセル封止する上述したような方法では、ソース及びドレインに対するいずれの接点窓もゲート電極の上方に部分的に位置させることができる。従って、これらの接点窓を設ける場合にゲート電極に対する整合公差を考慮する必要がないため、かなり高い実装密度を実現することができる。[0004]【従来の技術】冒頭にて述べた種類の方法は既に公開されている欧州特許出願第81.999号から既知である。これに記載されている方法ではドープした多結晶シリコンの導電層からゲート電極を形成する。ゲート電極の露出部分は、アセンブリ全体を酸化雰囲気に曝して、ゲート電極の上にシリコン酸化物層を形成するようにして絶縁材料で覆っている。この場合ゲート電極に隣接する半導体本体には、そこに十分薄いシリコン酸化物層を成長させるために(まだ)何もドープしてない。ソース及びドレインを形成した後に他のシリコン酸化物層を蒸着し、この酸化物層にはソース及びドレインの領域に接点窓をエッチングしてあける。ゲート電極の個所における酸化物層の厚さはソース及びドレインの個所における酸化物層の厚さよりも厚いために、接点窓はゲート電極に対して整合させる必要はない。この従来のデバイスでは、ゲート電極がこの場合比較的厚いシリコン酸化物層から成る他の絶縁層の直ぐ下にある。ソース及びドレインの双方の個所のシリコン層に接点窓を設け、この接点窓にソース及びドレインを接続する電気接続部を設けている。[0006]【発明が解決しようとする課題】前記従来の方法では接点層の材料を選定するのに制約が課せられるという欠点がある。これは従来法ではゲート電極の表面を酸化可能な表面としなければならないからである。以下のような極めて小さな寸法の電界効果トランジスタの場合に実際上再現性があまり良くないことを確めた。この後者の欠点は、ゲート電極の熱酸化中にゲート誘電体の上が侵蝕されるためにゲート電極の下側が所謂「鳥のくちばし」のようになることに起因している。beak".【0007】また、前述した従来の半導体デバイスの欠点はソース及びドレイン用の接点窓がゲート電極の上にまで延在すると、ゲート電極を必然的に短絡することになるため、これらのソース及びドレイン用接点窓をゲート電極の上に延在させることができないということにある。このことは接点窓を形成する際に整合公差を考慮しなければならないことを意味し、従って余分なスペースが必要となる。needed.【0008】本発明の目的はサブミクロンまでの極めて小さな寸法でも、ゲート電極の材料に特殊な要件を課すことなく良好な再現性をもって製造し得る冒頭にして述べた種類の半導体デバイスの製造方法を提供することにある。provide.【0009】さらに本発明の目的は、電界効果トランジスタを小さな表面積で実現し得るように前記整合公差を考慮しなくて済むようにした前述した種類の半導体デバイスを提供することにある。[0010]【課題を解決するための手段】本発明は冒頭にて述べた種類の半導体デバイスの製造方法において、前記エッチングマスクを設ける前に前記導電層を第2絶縁層で覆い、この第2絶縁層をエッチングマスクのマスク下で或るバターンにエッチングし、ゲート電極の形成後にアセンブリ上に第3絶縁層を蒸着し、次いでこの第3絶縁層を後にその一部がゲート電極の縁部に沿って残存するように異方性エッチングし、かつ前記接点窓を介して少なくとも部分的にゲート電極上に延在する電気接続部を設けることを特徴とする。windows.【0011】本発明による方法ではゲート電極の頂部を第2絶縁層の一部で覆い、他の側部を第3絶縁層の一部で覆うことによりゲート電極全体を絶縁材料中にカプセル封止する。前記第2及び第3絶縁層の両部分は蒸着してエッチングすることにより形成するため、ゲート電極そのものの材料には何ら特殊な要件を課する必要がなく、またゲート誘電体が侵蝕されることもない。Nor.【0012】第2及び第3絶縁層は必ずしも互いに相対的にエッチングし得る異なる材料製とする必要もない。another.また、第2及び第3絶縁層を同じ材料製とする場合、或いはこれら絶縁材料の相対エッチング選択性が劣っても、ゲート電極を露出させることなく第3絶縁層を安全にエッチングすることができることを確めた。この場合、第2絶縁層は後にゲート電極を適切に保護するのに十分な厚さに選定するだけで良い。いずれの場合にも本発明による方法は再現性の高い極めて信頼できる方法であり、また寸法が極めて小さい電界効果トランジスタを具える半導体デバイスを製造し得ることを確めた。meta.【0013】本発明の好適例では、前記エッチングマスクを設ける前に、前記導電層から前記第2絶縁層を局所的に除去し、これにて露出した導電層の接点領域の少なくとも一部分をエッチングマスクで覆うようにする。この場合、第2絶縁層によって覆われない導電層の一部があとに残る。他の好適例では、前記他の絶縁層の前記導電層の接点領域の個所にも接点窓を設け、この接点窓に電気接続部を設ける。電気接続部は接点領域へのオーム接続線を成し、この場合にはゲート電極接続線を形成する。上記電気接続部でキャパシタンス電極を形成することもできる。この場合、本発明による方法では前記導電層の少なくとも接点領域を誘電体で覆い、この誘電体を接点窓内で露出させ、誘電体上の接点窓を介して電気接続部を設けてキャパシタンス電極を形成するのが好適である。formed.【0014】本発明による方法の特殊な例によれば、所謂LDD構成の電界効果トランジスタを簡単に実現し得るという追加の利点も得られる。portion,チャネル領域とは反対側で、ドレイン電極を接続し得るドレイン部分は比較的高度にドープした部分とする。portion.【0015】このために、本発明の好適例では、前記第3絶縁層を設ける前に、ゲート電極の両側の半導体本体に第1導電形の不純物をドープして、ソース及びドレインの比較的弱くドープされる第1部分を形成し、第3絶縁層からゲート電極に沿う部分を形成した後に、半導体本体にもう一度第1導電形の不純物ヲドープしてソース及びドレインの比較的高度にドープされる第2部分を形成する。two-part.【0016】従来法ではゲート電極の両側に絶縁縁部を形成するまでは半導体本体に何もドープすべきではないため、従来法では特殊な手段を講ずることなしに斯様な電界効果トランジスタを具えるデバイスを製造するのには適していない。device.【0017】本発明はさらに前述した種類の半導体デバイスにおいて、前記ゲート電極が前記の他の絶縁層の下の第2絶縁層で覆われ、この第2絶縁層とゲート電極が少なくともチャネル領域の個所ではほぼ同一のパターンを有し、接点窓の一部がゲート電極の上方に位置し、かつ前記電気接続部の一部がゲート電極の上方に延在すると共に少なくとも第2絶縁層によって前記電気接続部をゲート電極から電気的に絶縁したことを特徴とする。device絶縁層によって覆うため、ソース又はドレインへの接点窓をゲート電極の上にこのゲート電極を短絡することなく設けることができる。このようにできるのは、第2絶縁層がソース又はドレインをゲート電極から絶縁するからである。従って、接点窓を整合公差なしで形成することができる。tolerances.【0018】本発明による半導体デバイスの好適例では、前記第2絶縁層が、ゲート電極の接点領域の個所に覆われないゲート電極を残し、かつ前記他の絶縁層の接点領域の個所に接点窓を設け、この接点窓に電気接続部を設ける。windows.【0019】さらに本発明の好適例では、前記ゲート電極と同じ組成で、しかもほぼ同じ厚さの第1キャパシタンス電極を第1絶縁層の上に設け、第2絶縁層で少なくとも部分的に覆われない第1キャパシタンス電極を残存させ、前記他の絶縁層の第1キャパシタンス電極の個所に接点窓を設け、この接点窓に第2キャパシタンス電極を設けて、前記両キャパシタンス電極をキャパシタ誘電体によって互いに離間させる。embodiment,前記他の絶縁層を選択的にエッチング可能にする誘電層を前記他の絶縁層の下に設け、この誘電層の少なくとも一部分が前記キャパシタ誘電体となるようにする。参照して本発明を実施例につき説明するが、各図は実寸図示したものでなく、明瞭化のために部分によっては特にかなり拡大して示してある。同じ導電形の半導体領域にはできるだけ同一方向のハッチを付し、かつ対応する部分には同じ参照番号を付してある。numbers.【0021】出発点は図1に示したp形シリコンの半導体本体1である。半導体本体の表面2を熱酸化して薄いシリコン酸化物層3を形成する。この酸化物層3の上に通常の写真平板法でパターン化した窒化シリコン層の酸化マスク4を設ける。このようにして得られたアセンブリにホトレジストの注入マスク5を設け、その後半導体本体に燐を局所的に注入してn形半導体領域6を形成する。この領域6には後にpチャネル電界効果トランジスタを形成する。°Cの温度で長期間蒸気の酸化雰囲気に曝して、図2に示すように半導体本体の表面2にシリコン酸化物から成る部分的にへこんだ絶縁領域7を成長させる。この絶縁領域7は半導体本体1のp形島状部分30並びに熱酸化処理中に半導体本体1内にさらに拡散された半導体領域のn形島状部分40を囲む。nチャネル電界効果トランジスタはp形島状部分30内に形成する。必要に応じ、このp形島状部分30におけるドーピング濃度は別のドーピング工程によってさらに調整することができる。process.【0023】絶縁領域7を形成した後に酸化マスク4を除去して、半導体本体1の表面2を短い酸化物エッチング処理により露出させる。シリコン酸化物から成る約30nmの厚さの第1絶縁層8を図3に示すように熱酸化処理により成長させる。この第1絶縁層8は実現すべきトランジスタに対するゲート誘電体を形成する。その後、n形多結晶シリコンの導電層9及びシリコン酸化物の第2絶縁層10をこの順序でアセンブリの上に蒸着する。nm.【0024】次いでホトレジスト層11を設け、これを図3に示すように既知の写真平板法によりパターン化する。ホトレジスト層11によるマスク下で多結晶シリコン層9から第2絶縁層10を局所的にエッチング除去する(図4参照)。このようにしてシリコン層9に接点領域9A,9Bを規定し、これらの領域には後の段階にてゲート電極接続部及びキャパシタンス電極をそれぞれ形成する。respectively.【0025】ホトレジスト層11を除去した後には、形成すべきトランジスタの特にゲート電極を規定するために、層構造の上にエッチングマスク12を設ける。9Bも少なくとも部分に覆う。9A,9Bに対するマスク12の整合はあまり臨界的ではない。9B.図示のように、マスク12は第1接点領域9Aを部分的にしか覆っておらず、またこのマスク12は他方の接点領域9Bでは外部にまで延在しているも、何ら問題にはならない。problem.【0026】次にエッチングマスク12によるマスク下で第2絶縁層10を或るパターンにエッチングし、その後同じマスクを用いて導電層9をエッチングする。このようにしてシリコン層9からゲート電極31,41を形成する。the.これらのゲート電極の上側は第2絶縁層10の残存部分で覆われ、島状部分30,40の個所に残存するこれら第2絶縁層はゲート電極31,41と同じパターンとなる(図5参照)。nチャネルトランジスタのゲート電極31は連続するシリコントラックにより形成され、このトラックは同時に接点領域9Aに通じている。pチャネルトランジスタのゲート電極41も同様に接点領域に接続する。that,接点領域9Bを構成する第1キャパシタンス電極51はシリコン層9をエッチングして形成する。-2のドーズ量で半導体本体1内に注入して、形成すべきnチャネルトランジスタ用のソース32及びドレイ33の比較的弱くドープされた部分34,35をそれぞれ形成するようにする。この注入処理中には第2島状部分40をホトレジスト層(図示せず)で覆う。pチャネルトランジスタのソース42及びドレイン43用の比較的弱くドープされた部分44及び45を形成する。that,こうしたドーピング工程は、ここで形成するトランジスタとは違って、所謂LDD構造でなく、均一にドープされるソース及びドレインを有している電界効果トランジスタを具えるデバイスを製造するのには省くことができる。can.【0028】各ゲート電極31,41の下側で、関連するソース32,42とドレイン33,43との間に位置する第1島状部分30およひ第2島状部分40の各一部分は当面の2つのトランジスタに対するチャネル領域を形成する。所要に応じ、チャネル領域における正味のドーピング濃度を所望レベルにもたらすためにそこに適当なドーパントを注入することにより、これらトランジスタのしきい値電圧を調整することもできる。41,横方向も絶縁材料で覆うために、図6に示すようにアセンブリを第3絶縁層13で覆う。TEOSの気相蒸着(CVD)により形成する。But,本発明の範疇では第2及び第3絶縁層10,13は必ずしも同じ材料で構成する必要はない。material.【0030】次いで第3絶縁層13を異方性エッチングして、主としてこの絶縁層の水平部分を除去する。このエッチング処理は半導体本体1の表面2に達する瞬時に終了させる。41,これらゲート電極を横方向にて絶縁するように残存する。このようにして得られたアセンブリの構造を図7に示してある。ゲート電極31,41の上側がまだシリコン酸化物で覆われているのは、この個所には最初に第2絶縁層10から派生して大き目の厚さの酸化物があるからである。passage.【0031】次にゲート電極31,41の両側の半導体本体1内にドパントを再び注入する。-2のドーズ量で注入して、比較的高度にドープされた部分36,37を形成し、nチャネルトランジスタのソース32及びドレイン33を完成させるようにする。この注入処理中には島状部分40をホトレジスト層で覆って、その個所の半導体本体1に燐が浸透できないようにする。-2のドーズ量で注入して、比較的高度にドープされた部分46,47を形成して、pチャネルトランジスタ用のソース42及びドレイン43を完成させるようにする(図7参照)。16とで覆う(図8参照)。フローガラス層16は弗化水素内でシリコン窒化物層15に対して選択的にエッチングすることができる。エッチング防止層として例えば酸化アルミニウムも好適である。窒化物のエッチング防止層15の厚さは僅か約30nmとし、これにより特に第1キャパシタンス電極51をおおって、形成すべきキャパシタンス用の誘電体を構成する。capacitance.【0033】なお、上記「フローガラス」とはシリコン酸化物に例えばホウ素及び/又は燐の如き不純物を添加して、純粋なシリコン酸化物よりもかなり低い温度で流れ始めるようにしたシリコン酸化物のことを意味するものとする。流動点は十分低い温度として、既に形成してある半導体構造がこの流れ温度で破壊されないようにすべきである。flow.【0034】次に多数の開口18をあけてあるエッチングマスク17を設ける。開口18は他の絶縁層16に接点窓を画成するためのものである。32,42及びドレイン33,43への開口18は、それらの関連するゲート電極31,41にオーバラップしてもかまわず、従ってこの点に関する整合公差は考慮しなくて済む。17の整合はあまり臨界的ではない。critical.【0035】マスク17によるマスク下で接点窓19を他の絶縁層16内にまでエッチングする(図9参照)。layer16の下側にエッチング防止層15があるために、窓19は例えば弗化水素中での湿潤法と、プラズマでの乾式法との双方でエッチングすることができる。layer15はエッチング処理に対して絶縁ゲート電極31,41及びソース32,42とドレイン33,43の表面を常に保護する。異方性エッチングし、その後残りの部分を弗化水素中にて等方性エッチングして除去する。接点窓の壁部分は最初の異方性エッチング処理により最適に傾斜する。3によるプラズマエッチングとは違って、弗化水素は窒化シリコンに対するフローガラスに対して大きなエッチング選択性を呈するため、エッチングを窒化物層15の所で完璧に停止させることができる。弗化水素の等方性エッチング特性は、フローガラスの残物、例えば少量の縁部が接点窓19内に残らないようにもする。changeを露出させる。接点窓19を形成した後にエッチングマスク17を除去する。°Cでの熱処理を多少の時間行なう。この熱処理中に以前与えたドパントが半導体本体内にさらに拡散し、フローガラス層16が僅かに流れ出すため、特にそこに位置する接点窓19の輪郭が一層なだらかになる。treatment15はその下にあるシリコンが熱酸化しないようにすると共に、ドパントがソース及びドレイン領域から逃れたり、フローガラス16からのドーパントがシリコンに入ったりする一般にそれぞれ外方拡散及びオートドーピングと称される現象を防止する。2内での短いエッチング処理により接点窓19から除去する。19は、このエッチング処理中非臨界的なマスク(図示せず)により覆って、誘電体15がエッチングの影響を受けないようにする。transistorの個所に接触させる。アルミニウム接点の下側には随意薄いTiW層を設けて、これを接点の下側にて拡散障壁として作用させることができる。このようなTiW層はアルミニウムに対して選択的にエッチングすることができる。pチャネルトランジスタのゲート電極41にも同様に図面の平面以外の所に電気接続部を設ける。第1キャパシフンス電極51の個所における誘電体15の上にも電気接続部20を設ける。この接続部はキャパシタ用の第2キャパシタンス電極52を形成し、斯くしてキャパシタを完成させる。42及びドレイン33,43への接点窓19は、これらに関連するゲート電極31,41にオーバラップさせることができるため、ソース及びドレインの電気接続部20の一部は絶縁ゲート電極31,41の上に位置させることができる。従って、実装密度が高い極めてコンパクトな構造が得られる。図10に示した工程段の後に比較的厚い不活性層、例えばシリコン窒化物層を設けることができる。layer.【0040】本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ること勿論である。従って、様々な絶縁材料としてはシリコン酸化物以外の材料を用いることができる。third絶縁層の材料との釣り合いをとって、第2及び第3絶縁層に対する前記他の絶縁層のエッチング選択度を高くし得る場合のような所定の条件下では省くことができる。layers.【0041】さらに、本明細書にていう「電界効果トランジスタ」は本発明の範疇にて広義に解釈されるべきである。EPROMの如きプログラマブル読取専用メモリに有利に適用することもでき、この場合にはゲート電極がメモリトランジスタのフローティングゲートを構成し、このゲートはそこに蓄積される電荷形態で情報を保有することができる。この場合にはメモリの種類に応じてトランジスタに別のゲート電極を設け、これに第1電極を容量的に結合させて、セルを電気的に消去させることができる。electrically.【0042】要するに、本発明によればソース及びドレインへの接点窓をゲート電極に対して整列させなければならないデバイスに比べて比較的高い実装密度を有する電界効果トランジスタを実現することができる。DRAWINGS【図1】本発明による半導体デバイスの製造方法の1製造段における断面図である。FIG.【図2】同じくその次の製造段における断面図である。stage.【図3】同じく次の製造段における断面図である。stage.【図4】同じく次の製造段における断面図である。stage.【図5】同じく次の製造段における断面図である。stage.【図6】同じく次の製造段における断面図である。stage.【図7】同じく次の製造段における断面図である。stage.【図8】同じく次の製造段における断面図である。stage.【図9】同じく次の製造段における断面図である。stage.【図10】本発明による半導体デバイスの実施例を示す断面図である。上方に部分的に位置する接点窓を設け、この接点窓に電気接続部を設けて半導体デバイスを製造する方法において、前記エッチングマスクを設ける前に前記導電層を第2絶縁層で覆い、この第2絶縁層をエッチングマスクのマスク下で或るバターンにエッチングし、ゲート電極の形成後にアセンブリ上に第3絶縁層を蒸着し、次いでこの第3絶縁層を後にその一部がゲート電極の縁部に沿って残存するように異方性エッチングし、かつ前記接点窓を介して少なくとも部分的にゲート電極上に延在する電気接続部を設けることを特徴とする半導体デバイスの製造方法。前記エッチングマスクを設ける前に、前記導電層から前記第2絶縁層を局所的に除去し、これにて露出した導電層の接点領域の少なくとも一部分をエッチングマスクで覆うことを特徴とする請求項1に記載の方法。前記他の絶縁層の前記導電層の接点領域の個所にも接点窓を設け、この接点窓に電気接続部を設けることを特徴とする請求項2に記載の方法。前記導電層の少なくとも接点領域を誘電体で覆い、この誘電体を接点窓内で露出させ、誘電体上の接点窓を介して電気接続部を設けてキャパシタンス電極を形成することを特徴とする請求項3に記載の方法。that〜4のいずれか一項に記載の方法。depositionのいずれか一項に記載の方法。layer,前記他の絶縁層をこのエッチング防止層に対して選択的にエッチングし得るようにすることを特徴とする請求項1〜6のいずれか一項に記載の方法。前記エッチング防止層をシリコン窒化物とアルミニウム酸化物の群からの材料とすることを特徴とする請求項7に記載の方法。前記他の絶縁層としてフローガラスの層を用い、次いでこの層に前記接点窓を設け、かつ熱処理を行って、前記他の絶縁層が流出するようにし、この熱処理後まで前記エッチング防止層を接点窓から除去しないようにすることを特徴とする請求項7又は8に記載の方法。続部の一部がゲート電極の上方に延在すると共に少なくとも第2絶縁層によって前記電気接続部をゲート電極から電気的に絶縁したことを特徴とする半導体デバイス。前記第2絶縁層が、ゲート電極の接点領域の個所に覆われないゲート電極を残し、かつ前記他の絶縁層の接点領域の個所に接点窓を設け、この接点窓に電気接続部を設けたことを特徴とする請求項10に記載の半導体デバイス。前記ゲート電極と同じ組成で、しかもほぼ同じ厚さの第1キャパシタンス電極を第1絶縁層の上に設け、第2絶縁層で少なくとも部分的に覆われない第1キャパシタンス電極を残存させ、前記他の絶縁層の第1キャパシタンス電極の個所に接点窓を設け、この接点窓に第2キャパシタンス電極を設けて、前記両キャパシタンス電極をキャパシタ誘電体によって互いに離間させたことを特徴とする請求項10に記載の半導体デバイス。前記他の絶縁層を選択的にエッチング可能にする誘電層を前記他の絶縁層の下に設け、この誘電層の少なくとも一部分が前記キャパシタ誘電体となるようにしたことを特徴とする請求項12に記載の半導体デバイス。