FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。KitでCMOSカメラ・ディスプレイ回路で、どのようになるか試してみた。Navigatorのプロジェクトをロードする。Navigatorのプロジェクトは現在比較しているプロジェクトとする。プロジェクトをロードすることができた。インプリメントまで行ったが、問題なく終了したようだ。Timingダイアログが出てくるので、OKボタンをクリックするとタイミング解析が始まる。すると、タイミングエラーがたくさん出ている。NavigatorのプロジェクトでP&R後のスタティックタイミング解析してみたが、値が違っているし、タイミングエラーも出ていない。Navigator、3.416nsで違いが大きすぎるのはなぜだろう?もう少しマニュアルを読んでみよう。次に13.1からの新しい機能でPlanAheadプロジェクトからのシミュレーションをテストした。Simulationを行ったが、どうも、テストベンチのCamDispCntrler_DDR2_tb.vがトップとして認識されないようだ。マニュアルを読んで勉強してみる必要がありそうだ。(追記)マニュアルを読んでいて、自分でテストベンチの名前を入れれば良いということに気が付きました。(気がつかないほうがおかしいですね?)これでやるとfuseのエラーでした。details.結局、fuse.logを見ろということだったんですが、見たところ原因はOVLでした。いえばISE13.1にしてからライブラリをコンパイルするのを忘れていました。ライブラリをコンパイル、リンクしてから再度PlanAheadプロジェクトからのISimシミュレーションに挑戦します。(2010/03/05:追記)まずは環境変数を13.1用に変更した。Verilog混在シミュレーション(OVLライブラリのコンパイルと登録)”を参考にOVLをISimでコンパイルしてライブラリに登録した。今回は環境変数を見て、そのバージョンのコンパイルコマンドを使用するようにバッチファイルを変更した。Optionダイアログが出てくる。Options:の脇の...ボタンをクックする。2001のチェックを入れた。それでシミュレーションしても、やはりエラーだ。エラーの内容を下に示す。failedovl_neverとovl_alwaysが見つからないというエラーだ。いえば、accellera_ovl_vlogライブラリへのリンクを指定していない。Optionsに入れても同様にだめだった。accellera_ovl_vlog=K:\HDL\Xilinx\13.1\ISE_DS\ISE\verilog\hdp\nt\accellera_ovl_vlogを入れてみたら、ISimが起動した。