FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。シミュレーションしてみた。プロジェクトを作製して、テストベンチとBlockRAMのモデルを作製した。プロジェクトに入れて、論理シミュレーションを行った。組み合わせ回路出力だからだ。組み合わせ回路の中で使っているのが原因のようだ。インターバルは17クロックであるということが分かった。3回目のパルスの後なので、16クロックである。これらは、高位合成後のレポートと合致する。クロックになっているのがわかる。図と見比べてみると面白い。なっている間ということがわかる。演算器の入力にFFは入っていないので、前段の出力は、FFで出力したほうが良い。(前段の出力からの遅延とプラスしてクロック周期に収まれば、何の問題もないが、覚えていないと遅延が増える危険があるので、前段の出力はFFで出したほうが安全だろう)見ているといろいろと面白いのだが、書ききれないので、このへんで終わりにする。見てみたい方は実際にシミュレーションをやってみることをお勧めする。