FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。ovl_frameの機能を見てみた。今回は、各OVLチェッカの概要を下に示す。以下の項目は、Verilog-95やVHDLで使用可能なOVLを示している。VHDL用のOVLが無い場合は、(VHDLは無し)と表示されている。ステートマシンの遷移条件をテストできる。FIFOのオーバーフローとアンダーフローをチェックする。start_eventとあるtest_exprの関係をテストできる。requestとacknowledgeの関係をovl_frame等よりも詳細にチェックすることができる。原因と結果の関係をテストする。test_exprが決して真にならないことをチェックする。サイコロの値をdice_cntとすると、test_exprはdice_cnt>6と表される。start_eventとtest_expr間のアサートのクロックのタイミングをチェックする。test_exprが成立することをチェックする。test_exprの信号がstart_stateの次のステートがnext_stateであることをチェックする(VHDLは無し)(注:必ずしもステートマシンのステートチェックだけではなく、1つ前の状態と次の状態のチェックをする。パルス幅をチェックする。2009次に、fireのポートへの出力を実装しているのは以下の通りである。ovl_zero_one_hot上に示した参考文献を見ると例が示されていて、わかりやすく書いてある。各OVLチェッカの概要を読んで、使えそうなのを探して、参考文献で確認してからOVLを書こうと思っている。ポートへの出力が実装されている。]修正点や加筆したほうが良いところがあったら、お知らせください。URLhttps://marsee101.blog.fc2.com/tb.php/1412-f4252898この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。