FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。今回は、HDLファイルを書いて、シミュレーションを行った。プロジェクトに入れて、ISimでシミュレーションを行った。IPの仕様を下に列挙する。1にアサートしている。RGB565フォーマットなので、8バイト2つ、2クロック分で1つのRGB565データとなる。・RGB565は、RGB各8ビット長の24ビットに拡張して、pixel_fifo(同期FIFO)に入力する。1ビットビットを用意してある。データが保存されている場合は、TVALIDをアサートしてストリーム転送を行う。ISimでシミュレーションした結果を下に示す。(TREADYが1に固定の場合)TLASTがアサートされている付近を下に示す。TLASTはラインの最後のデータであることを示す。TREADYをM系列を使って、アサートするかどうかを決定した場合のシミュレーション波形を下に示す。場合は転送されないので、TVALIDがアサートされる範囲が広いのがわかる。URLhttps://marsee101.blog.fc2.com/tb.php/2477-caf43848この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。