FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。ISE11.1iのチュートリアル2(プロジェクトの作成)ISE11.1iのチュートリアル1(導入編)の続き。Navigatorを立ち上げて、プロジェクトを作成しよう。Navigatorを立ち上げる。Project...を選択する。Locationを選択して、Nameにプロジェクト名を入力する。>ボタンをクリックする。Propertiesを選択するダイアログになる。LanguageをVHDLに変更する。>ボタンをクリックする。Sourcesのダイアログに切り替わる。ここではdice_top.vhdだけ作ってみよう。Source...ボタンをクリックする。Typeダイアログが開く。projectにチェックが入っていることを確認する。>ボタンをクリックする。Moduleダイアログが開く。nameをRTL(これは何でもよいのだが)に変更する。Protを入力しよう。”ISE11.1iのチュートリアル1(導入編)”のdice_top.vhdのport宣言を見ながら入力する。an_nはBusなので、Busにチェックを入れる。MSBに3をLSBに0を入れる。後は順次ポートを入力する。>ボタンをクリックする。Summaryダイアログが出るので、Finishをクリックする。Sourceダイアログにdice_top.vhdが入力されていると思う。Source...ボタンをクリックすればよいのだが、後で作ることにするので、Next>ボタンをクリックする。Sourcesダイアログが開く。現在のプロジェクトではすでに出来ているVHDLファイルはないので、Next>ボタンをクリックする。Summaryダイアログが表示される。Finishボタンをクリックする。diceプロジェクトが出来て、dice_top.vhdがプロジェクトに追加されていると思う。左のDesignペインのHierarchyのdice_topをダブルクリックすると、右のWorkspaceペインにVHDLソースが表示される。ポート宣言が出来ている。ここで、ISE11.1iのチュートリアル1(導入編)のdice_top.vhdを見ながら入力するか、もしくはコピー&ペーストで入力します。全部入力できたら、Saveアイコンをクリックしてセーブする。続いてreject_chatter.vhdを作ろう。Sourceアイコンをクリックする。Typeダイアログが開く。projectにチェックが入っていることを確認する。>ボタンをクリックする。Moduleダイアログが開く。>ボタンをクリックする。Summaryダイアログが出るので、Finishをクリックする。するとreject_chatterが出来て、dice_topの下に入っているのが見える。今回はreject_chatter.vhd全部をISE11.1iのチュートリアル1(導入編)に書いてあるVHDLソースで置き換えてしまうことにする。置き換えが終了したら、Saveアイコンをクリックする。これをdice_state_machine.vhdとseven_seg_dec.vhdについて行う。全部終了すると、DesignペインのHierarchyにすべてのファイルが表示されているはず。コメント:2プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。