FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。Coregenで作成したFIFOのバグここ2日ほど、Coregenで作成したFIFOのバグで悩んだので、その顛末を書いておく。プロジェクトを作り直したら正常になった。xc3s500e-4pq208、ISE12.4とISE13.1を使用して、どっちも同じ状況だった。いつものように、プロジェクトが入ったフォルダをコピーして、改変を開始した(最初はISE12.4)。今回は、方式を大幅に変更した。以前のゴミが残るが、とりあえず無視して非同期FIFOや同期FIFOを追加して、追加した。(ちなみに、そのフォルダの下にソースファイル用、シミュレーション用、インプリメント用(各ISEのバージョンごと)にフォルダを分けています)全体をインプリメントすると、SLICEMがオーバーしてしまった。そんなはずは無いのだが?cam_afifoは、34ビット幅で16深度なので、こんなに使うはずはない?とりあえず、cam_afifoを分散RAMからBlockRAMにしても、BlockRAMが使われずにSLICEMがオーバーしてしまう。Camera_Controller.vhdをトップにしてやってもオーバー。起動してパラメータを変更しても、変更されない気がする。そのうちにISE13.1が出たので、インプリメント用のフォルダだけコピーして、ISE13.1にプロジェクトを変換してやってみたが、同じ状況だった。ここからISE13.1で作業を継続した。IPを新規作成してみたが、やはりダメ。Files...でプロジェクトファイルを消してみてもダメだった。IPを新規作成したら、問題なくなった。使用しているLUTが116で正常に戻った。生成したIPがおかしい時は、素直にプロジェクトを作り直した方が良さそうだ。»コメント肝に銘じておきます。]Simさん、こんにちは。これで、足掛け2日位悩みました。]windyさん、お久しぶりです。本当にFIFOの生成は遅いですね。他のことをして待っているようにしています。URLhttps://marsee101.blog.fc2.com/tb.php/1735-ab1c0b5fこの記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。