FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。ISEでのVHDL、Verilog混在シミュレーション(ISim使用、ISE11.5はX、ISE12.3は◯)ISE11.5のVHDLプロジェクトで1つのVHDLファイルをVerilogファイルに取り替えたら、ISimのシミュレーションがフェイルしてしまった。Verilog混在シミュレーション(ISimでシミュレーション)”でやったのだが、これはVHDLのプロジェクトでVerilogのライブラリを使用してISimでシミュレーションをしたのだった。実際にVHDL、Verilog混在シミュレーションはしたことがない。VHDL混在シミュレーションしたことがあった。これはISE12だと思う)下の図のようにISE11.5のVHDLプロジェクトの一部のファイル(dispseg.v)をVerilogファイルに交換した。これでもインプリメントは通っている。これをISimでシミュレーションすると、フェイル。failedVerilogのファイルがブラックボックスと言われて、そして、インスタンスをエラボレートできないと言われてファイルしてしまう。top_tb_beh.prjのファイルの中身を下に示す。"C:/HDL/Xilinx/11.1/ISE/verilog/src/glbl.v"次に、ISE12.3で同じプロジェクト(いや、プロジェクトはISE12.3に変換したもの)をやってみた。ISimでシミュレーションすると、問題なくシミュレーションが終了した。ISE12.3だと問題ないようだ。ISE12.3のログを下に示す。successfullytop_tb_beh.prjのファイルの中身を下に示す。コメント:0原稿が書き終わりました原稿が書き終わりました。1次校正まで終了です。今のところA4で57ページです。後は、娘の書いたイラストを付けて終わりですが、まだ娘のイラストが書けていません。大丈夫かな?高校のイラスト部だったので、イラストを頼んだんですが。後は、MTM06の出し物の修正をしようと思います。素敵な機能が付くと思う(まだ、実装していないので、うまく行くかどうかわわかりませんが。)ので、出来たらMTM06でお見せしたいと思います。コメント:0プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。