FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。IPを作製しようと思う。IPの仕様を変更します。さんありがとうございました。IPは、FIFOを持たない。2012”の86ページの”C_S2MM_LINEBUFFER_DEPTH”参照)でFIFO深度を決定できるFIFOを使用する。アサートされたらデータ転送が間に合わずにエラーということだ。これは、カメラからくるデータの転送速度は決まっているので、これ以下のストリーム転送しか出来ない場合は当然エラーとなる。IPは同期FIFOを持ち、少なくとも同期FIFOがEMPTYでなくなった状態まで、カメラ・データが溜まった後で、TVALIDをアサートする。途中でのディアサートは想定しない。カメラのフレームの画像データを転送する。途中でのディアサートにも問題なく対応できる。待てる範囲はFIFOの容量による。IPからクロックを入力することができる。IPのクロックドメインはPCLKの1つとすることができる。2クロックで1つのピクセルデータが転送される。2クロックについて1回となる。