FPGAの部屋FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。ISEの初心者の方には、FPGAリテラシーおよびチュートリアルのページをお勧めいたします。IPの登録、接続)”AXI4バスのマスタIPのテスト1(構想編)”の続き。ar37425\axi_master_v1_00_a\hdl\verilog\axi_master.vのサンプルコードを”AtlysボードでXPSプロジェクトを試す1(XPSのプロジェクト作成、インプリメント)”のXPSプロジェクトに接続してみようと思う。1.ar37425.zipをダウンロードして、Atlys_XPS_CamDisp\pcoresの下に全てコピーした。Repositoriesを選択した。USERにAXIのIPが追加された。3B.Addressタブの情報を下に示す。ダイアログが立ち上がる。BUSIFの各タブの情報を下に示す。UserタブのC_M_AXT_TARGETのみを0xD0000000に変更した。ラジオボタンをクリックした。Connectionになった。InterfaceタブでMCB_DDR2をダブルクリックする。Generatorダイアログが開く。Configurationにする。Port1にチェックを入れた。OptionsでFinishボタンをクリックした。11.MCB_DDR2にS1_AXIポートが追加された。Connectionをクリックして、プルダウンメニューからaxi4_0を選択した。Master(s)でaxi_master_0.M_AXIを選択した。14.これで、MCB_DDR2のS1_AXIポートとaxi_master_0のM_AXIポートがaxi4_0(axi_interconnect)経由で接続された。axi_masterやMCB_DDR2のclkポートなどを接続するのを忘れていたので、接続する。15.MCB_DDR2のS1_AXIのs1_axi_aclkとaxi_master_0のACLKをclk_100_0000MHzPLL0に接続する必要があるが、GUIではできないようだ?16.system.mhsに記述を追加することにする。clk_100_0000MHzPLL0”を追加した。clk_100_0000MHzPLL0”を追加した。Repositoriesを選択した。18.MCB_DDR2のS1_AXIのs1_axi_aclkとaxi_master_0のACLKがclk_100_0000MHzPLL0に接続された。Porsをクリックする。Portsを選択して、右側にaxi_master_0_ERROR_pinと入るので、_pinを削除した。これでリターンキーを押した。Portsにリストされた。21.axi_master_0_ERRORの出力ピンを設定する。UCFファイルを開く。"LVCMOS33";を追加した。22.MCB_DDR2のS1_AXIポートのアドレスを設定する。0xD7FFFFFFを追加した。Repositoriesを選択した。24.MCB_DDR2のC_S1_AXI_BASEADDRが0xD0000000に設定された。URLhttps://marsee101.blog.fc2.com/tb.php/2022-3dbb62e2この記事にトラックバックする(FC2ブログユーザー)プロフィールAuthor:marseeFPGAの部屋へようこそ!FPGAの部屋の有用と思われるコンテンツのまとめサイトを作りました。WEBブログデザイナ。