半導体集積回路で構成されるDRAMの規格の一種である。2007年頃からパーソナルコンピュータの主記憶装置などに用いられるようになり、2010年後半まで市場の主流として各種デバイスで用いられた。Cortex-A15など)に使われるようになった。インテルはNehalemマイクロアーキテクチャ(2008年)から使用している。SDRAMの規格として以下が定義されている。SDRAMのメモリにはチップ規格とモジュール規格の2つの規格が存在している。チップ規格はメモリチップの最大動作周波数を、モジュール規格はメモリモジュールの最大転送速度を示す[1]。SDRAMの2倍である。SDRAMは1.35V動作となっており、より一層の消費電力の低減、低発熱が実現されている。2005年に、主にパーソナルコンピュータやサーバのメインメモリ用の規格として策定され、2007年から市場に出回り始めた[2]。シリーズのCPU世代から主流になったメモリ規格である。いう組み合わせから始まった。SDRAMにも対応した。AM3の登場もあり、DDR3とDDR2の価格差は小さくなった。LPDDR3が発表され、2013年頃からLPDDR3を内蔵したSoCを搭載したスマートフォンやタブレットコンピュータが市場に出回りはじめている。SDRAMが予定されており、2015年ごろから市場に出回ると予想され[5]、2017年にはDDR4が市場シェア50%を越え世代交代が進んでいった。VRAM用のGDDR3と混同されやすいが別の規格であり、互換性はない。レイテンシ[編集]典型的なSDRAMモジュールへのアクセスレイテンシを比較すると、JEDEC準拠のDDR2デバイスはCL=5、5-5-5-15であったが、DDR3標準では、DDR3-1066(CL=7、7-7-7-20)、DDR3-1333(CL=9、9-9-9-24)、DDR3-1600(CL=11、11-11-11-28)である。DDR3のレイテンシの数値はDDR2より大きい。それはI/Oバスのクロックサイクルがより短いからである。nsと、DDR2のレイテンシと似通っている。新しいプロセスルールで製造されるDDR3はさらに改善が見込まれる。以前のメモリ世代と同じように、初期のバージョンのリリースの後に、より速いDDR3メモリも利用可能になった。i7が間に合うようリリースされた[6]。CASレイテンシの9とは1000MHz(DDR3-2000)において9nsであり、CASレイテンシ9の667MHz(DDR3-1333)は13.5nsである。仕様を2007年3月23日に公式に発表した。SPD仕様に対して、オーバークロック動作のためのプロファイルを追加する規格である。上のリストのうち、DDR3-2133まではJEDECのJESD79-3Dによって標準化された[8]。これら以外のRAMデータレートはJEDECにより標準化されていない。非標準の高速モジュールは、製造元が耐性の高いメモリチップを選別し、電圧を上げたものである。その中で高速なものでは、DDR3-2800がある[9]。DDR3-xxxの「xxx」はDDRチップ自体のデータ転送レートを表す。それに対してPC3-yyyyの「yyyy」はDIMMモジュールの理論的な帯域幅(しばしば概数として丸められる)を示す。帯域幅は毎秒転送量を8倍して求められる。これは、DDR3メモリモジュールは64データビット幅を持ち、1バイトは8ビットであることから、1回ごとに8バイト転送されるからである。DDR3にも、DDR2と同様に、帯域幅や容量に加えて、次のようなオプションの規格がある。信頼性の向上のため、余分なデータバイトレーンを持つ。小規模なエラーは訂正され、大規模なエラーは検出される。ECC付きモジュールは、型式名にECCもしくはEが付く。ECC』または『PC3-8500E』である。[10]"registered"により信号を安定させる。その結果、クロックレートおよびスロットあたりの容量も向上することがある。これはregisterチップに信号をバッファリングすることによる。バッファリングされる分、余分なクロックを必要とし、レイテンシが増える。これらのモジュールの型式名はRが付く。RAMを区別する必要があるときは、Uを付ける。ECCはさらにECCが加えられている。これは形式名にFもしくはFBが加わる。他の種類とはノッチの位置が異なる。レジスタードモジュール用に作られたマザーボードでは使用できないため、モジュールの挿入を防ぐためである。パッケージのピンレイアウトの例を示す。RAS#やCAS#など#が記載してあるピンは負論理で動作する。FBGAパッケージのトップビューピンレイアウト(左からx4/x8/x16デバイス)それぞれのピンの機能について説明する。SDRAMが動作する基準であるタイミング決定を行う差動クロックを入力する。CKの上がりエッジとCK#の下がりエッジの交点を基準にアドレスやコマンドを受け取り、CKとCK#の交点を基準にデータ出力を行う。デバイスの入出力信号に対してクロックが有効か無効かを決定する。CKE入力がハイでクロックを有効、ローでクロックを無効になる。時にはCKEをローにする。ローでコマンド入力は有効、CS#がハイでコマンド入力は無効。動作中のコマンドはCS#をハイにしても継続する。Termination:ODT)。ODTがハイで内蔵する終端抵抗が有効になる。Enable:WE)。SDRAMの動作を決定するコマンドを入力する(後述のコマンド一覧参照)。ライト動作時、ハイのときのデータ入力はマスクされデバイスへ書き込まれない。