diaryこの広告は、90日以上更新していないブログに表示しています。さんに呼ばれた気がしたので(と言っても、お互い鍵付きなので、twitter貼れない)、サブスレショルドリークについて、少し書いてみようかと思います。デバイスの勉強は、大学の時にして以来です。手元に教科書類は一切ないので、定量的な話は一切しません。鵜呑みにする人はいないと思いますが、できればちゃんと勉強して下さい。HDLの話は一切ありませんが、せっかくなので、http://qiita.com/advent-calendar/2013/hdlにしちゃおうかと思います。半導体の消費電力とはHDLerの方ならよく知っていると思いますが、LSIの消費電力は、シンプルに以下の式で求まります。リーク電流と言われてますよね。この電力を削減するために、主にHDLerは、充放電電流を削減するために、トグル率を最適化し、回路屋さんは寄生容量を減らしたり、貫通電流を減らしたり、そして、デバイス屋はリーク電流を減らしたりするわけです。Leakage)とに分類されます。他にもあるのですが、おそらくこの3つが支配的です。最後だけで英語なのですが、いまいちピンとくる和訳に出会ったことがないので、気にしないでください。サブスレッショルドリーク電流さて、この中で、最も大きいのは、今も昔もサブスレッショルドリークです。一昔前は、サブスレッショルドよりもゲートトンネルリークが大きくなる、なんて言われましたが、High-K材の導入なので、何とか乗り切ってる感じです。そもそもどうやって決まるものなのでしょうか?教科書には、MOSのVgs-Ids曲線として、このような図が書かれていることが多いと思います。要はしきい値電圧って、電流が流れ始めるとこですよね。この縦軸をLogにするとどうなるかというと(下手くそな絵で申し訳無いっす)、という感じになります。半導体デバイス理論の中では、Vthは、論理的に式から求まります。Vthの高いデバイスがなぜリーク電流が小さいかというと、下の絵のように、Ids曲線が右にシフトするため、Vg=0の時のリークは、Middle-VtやLow-Vtのデバイスよりも小さくなります。ここで重要なのは、縦軸はLogなので、ちょっとした差でも大きな電流の差になります。完全にOFFにならないの?さて、この下手な絵の下2枚は縦軸がLogです。曲がっているように見えますが、線形に電流が下がっている(ここをサブスレッショルド領域といいます)ということは、ここは、ゲート電圧に対して、Exponentialの特性で電流が変化しています。ここは、キャリアが拡散でちょろちょろ流れている領域なのです。ここで、みなさんが嫌いなバンド理論の絵を書いてみましょう。チャネル方向で見た時の断面図です。Vbs=0を想定しています。(フリーで絵を書くのは無茶ですね)何も書きませんでしたが、P型基板でN型の拡散層を過程しています。P型N型を接合させた時、バイアス電圧がかかっていないと、フェルミ準位が(詳しくは、ガチ物性屋さんに聞いて下さい)一致するように接合します。このときに(赤丸で囲みましたが)、N型からP型に向かう電子には壁があるように見えます。ここには、電子がたくさんあるため、拡散現象によって、ちょろちょろゲート領域に出て行ったりするわけです。ゲート電圧をかけるというのは、そもそもどういうことかというと、この壁を下げることなのです。壁を下げると、Exponential的に電子の量が増えます。サブスレッショルド領域では、電流の量はExponentialの特性になるわけです。2013の5日目の記事です。自分の強みはなんですか?月別アーカイブ数式はてなブログをはじめよう!yukichankoさんは、はてなブログを使っています。ブログを報告するスターをつけました引用をストックしましたストック一覧を見る閉じる引用するにはまずログインしてくださいログイン閉じる引用をストックできませんでした。再度お試しください閉じる限定公開記事のため引用できません。