検索に移動ラッチ回路(ラッチかいろ)は、双安定マルチバイブレータの一種で、1ビットの情報を保持できる状態を有する電子回路である。概要[編集]アナログ回路の応用もあるが、デジタル回路(論理回路)のひとつとみなされることもある。クロックのある(同期・クロックド)ラッチでは、クロックのエッジ位置でのみ出力が変化するエッジトリガタイプと、「オープン」の期間は素通りするトランスペアレントタイプの2種類に大別される。エッジトリガタイプをフリップフロップとする、ないしトランスペアレントタイプのみをラッチとする、また、エッジトリガタイプを同期式フリップフロップ、セット・リセットとトランスペアレントタイプを非同期式フリップフロップ、などとすることがある。ラッチを含む回路は状態を保持することができ、「以前の入力信号による現在の状態」と「現在の入力」とにより、このような回路の出力は決定する。有限オートマトンにモデル化されるこのような回路を順序回路(論理回路#順序回路)と呼ぶ。オートマトンの用語で、出力を決定するものに「現在の入力」が含まれない(エッジトリガタイプ)ものをムーア・マシン、含まれる(トランスペアレントタイプ)ものをミーリ・マシンと言う。近年の高速なアナログ回路では、コンパレータや分周回路として差動のラッチ回路が数多く利用される。基礎的なラッチが「SRラッチ」(あるいはRS-)である。Sは「Set」、Rは「Reset」の意である。一般的な論理ゲートでの実装としては、たすきがけになったペアのNORゲートで構成する。状態は、右の図などでQの記号を付した端子から出力される。NANDゲートでも(少し動作が変わるが)同様の状態を持つ回路を構成できる(後述)。NANDによるRSラッチインバータによるRSラッチまた、論理でなく電子回路的な、言い換えるとアナログ的に調整された設計が必要になるが、インバータ2つなどによる構成もある[1][2]。SとRの記号を付した端子が入力であり、それぞれ前述の通り「Set」と「Reset」である。QとQの出力が、それぞれLowかHighのどちらか、かつ、互いに逆の状態に保たれる。QはHighを保持する。QはLowを保持する。Lowクロスカップリングされた一対のNORゲートで構築されたSRラッチ。care)SとRを両方ともHighにした場合の動作は一般には不定であり、「禁止」とされている場合もある(上記の表では安全側をとり禁止とした)。SRラッチの「不定」[編集]SとRの入力を両方ともHighにした場合については、一般に「不定」とされることが多い。一方で汎用論理ICと配線により自作した回路などでは、電子回路として意図的にそのような場合の動作を利用することもある。具体的には、両方をほぼ同時にLowにした場合に、その変化速度のわずかな違いによってどちらが早かったかを検出する回路という応用がある。クロック等を必要とせず、ハードウェアによる検出であるため確実度が高い。いずれにしても、「不定という状態」があるわけではない。NORゲートで構成されたSRラッチの場合、入力を両方ともHighにすると、QとQの両方の出力が同時に、かつ過渡的にでなく[4]Lowになる。いう恒等式が成立していなければならない回路の場合(両方の出力を相補的に利用しているなど)、それに違反することになる。electronics)。いう状態を割り当てたものと見ることができるのが、#JKラッチである。NANDによるバリエーション[編集]NAND型SRラッチ前述の構成をNANDゲートに置き換えたものである。入力はSとRどちらも負論理となり、オーバーラインを付してSとRと示している。それ以外の動作や禁止についてはNORによるものと同様である。負論理の不便性などにもかかわらず、SRラッチは、歴史的に広く使われてきた。これは、論理方式によっては(たとえばCMOS以前のDTLやTTLなど)NANDのほうが簡単なため安価に生産できたためである。CMOS論理方式でもNMOSとPMOSの特性の非対称性により、NANDのほうが少し有利である。保持SRラッチのシンボルJKラッチ[編集]JKラッチJKラッチは、クロックを持つこともありJKフリップフロップと言われることも多い。JKラッチは、次の状態を持つ。ゲーテッド・ラッチ回路と条件付通過性[編集]ラッチは、データを通過するように設計されている。一方の信号が入力されていない時に非透過にするための簡単な論理(例えば「Enable」入力)を、通過性のラッチに追加することができる。フリップフロップなどを実装することができる[5]。呼ばれる)は、SRラッチへ2段目のNANDゲートを追加する(あるいはSRラッチに2段目のNORゲートを追加する)ことによって作ることができる。余分なゲートがさらに入力を逆にするので、単純なSRラッチがゲーテッドSRラッチになる(逆に、単純なSRラッチは、不論理のイネーブルつきのゲーテッドSRラッチとなる)。真のとき)、信号は入力ゲートを通り抜け、内部のラッチにデータが伝わる。このラッチは通過型である。入力はしばしばクロック信号となり、リードやライトのストローブ信号にもなる。ラッチを元に構成したゲーテッドDラッチこのラッチは、ゲーテッドSRラッチに密接に関連しており、同じようにして構成することができる。呼ばれることがある)。いう言葉は、イネーブル入力がOnのとき、入力Dからの信号が出力Qまで直接伝播することから付けられている。1つの回路あたりの通常複数のラッチを用いて、集積回路を構成することができる。入力が0のとき、D入力は出力に影響を与えないことを示している。E/C入力がHighのとき、出力はDに等しい。ゲーテッド・トグル型ラッチ回路[編集]ゲーテッド・トグル型ラッチ回路は、前の状態を切り換える(トグルする)もうひとつの同期SRラッチである。入力がHighなら、クロック入力がストローブされると状態が変化(「トグル」)する。前の状態を示している。0T型フリップフロップのシンボル。保持されているデータの出力を示す。Tフリップフロップは、JKフリップフロップを使って作ることができる(具体的には、TがJとKピンを接続することによって実装される)。Dフリップフロップを使用してTフリップフロップを作ることもできる(具体的には、T入力とQpreviousを、XORゲートを通してD入力に接続する)。高速アナログ回路でのラッチ回路[編集]差動型Dラッチのシンボル「ラッチ回路内部にあるクロスカップル部分の2つの信号線間に、微小な電位差があると、時間の経過とともにその電位差が開いていく」という特徴を利用して、コンパレータを高速化するために、ラッチ回路がしばしば用いられる。コンパレータとしてラッチを使用する場合、前段へのキックバックノイズの影響を考慮しておく必要がある[6][7]。ラッチ回路は高速なADコンバータなどに応用される。ADCなど複数のコンパレータが必要な場合に、回路面積の削減と高速化のためにラッチ回路を利用できる。差動型のDラッチは、分周回路を構成するために用いられる。ダイナミック・ラッチ・コンパレータやトラック・アンド・ラッチ・コンパレータは差動型Dラッチとみなせる。ダイナミック・ラッチ・コンパレータ[編集]ダイナミック・ラッチ[8][9]右図は、インバータと、スイッチを用いて、ダイナミック・ラッチを構成した回路である。入力されているとき、クロスカップル部にある2つのインバータの出力がHi-Zとなり、DとDからの入力が、ZとZへ伝えられる。なり、クロスカップル部にある2つのインバータ(ラッチ回路)が動作する。DとDの電位差が小さい場合でも、クロスカップル部分の動作が開始すると、ZとZの電位差が徐々に大きくなり、1ビットの情報がラッチされるため、離散時間でのコンパレータとなる。小さくするなどにより、応答速度の改善を図る。トラック・アンド・ラッチ・コンパレータ[編集]トラック・アンド・ラッチ・コンパレータトラック・アンド・ラッチ・コンパレータは、ネガティブインダクタンス回路を用いて、電流を操作し、ラッチ状態を作り出す回路である[10]。このコンパレータはバイポーラとCMOSの両方で高速動作を実現でき[11][12]、高速のADコンバータなどに利用されている[13]。分周回路[編集]差動型Dラッチによる2分周回路[11]差動Dラッチを2段組み合わせると2分周回路を作ることができる。これはシングルエンドのDラッチからDフリップフロップを構成する場合と同じである。「通過」型のいくつかのラッチは、全ての信号が伝播されるものもある。通過型ラッチは、2相(ないし多相)クロック同期設計(トランジスタ数削減などの目的で採用される)で時々使用される。単相で、直接のフィードバックのある場合は発振するので、論理で発振が起きないよう保証するか、非通過型を使用するか、マスタ・スレーブ構成とするかなどしなければならない。一般に、2つのゲートからの出力が全くばらつきなく厳密に同時になることは無いので、過渡的な状態としては普通にありうる。(日時は個人設定で未設定ならばUTC)。表示-継承ライセンスの下で利用可能です。追加の条件が適用される場合があります。詳細は利用規約を参照してください。Cookieに関する声明モバイルビュ。